实验一 2选1多路选择器的设计

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实验1 多路选择器

但是，如果 if 语句在使用时没有 else 语句与其配对则会发生这样的情况：编译器判断 if 后面的条件表达式是否满足，如果满足则执行其后的语句，那如果条件表达式不满足呢？这时，编译器就会自动产生一个寄存器来寄存当前的值，在条件不满足时保输出的过去值。这样就会产生用户没有设计的多余的寄存器出来。因此建议读者在使用 if 语句的时候要加上 else 语句与其配对。防止产生多余的寄存器。
激励代码解释： `timescale 10 ns/ 1 ps module mux21_vlg_tst();
reg a; reg b; reg s; wire y;
// 设置时间尺度和时间精度 // 测试代码的端口参数列表为空 // 输入变量声明为 reg 型变量
// 输出变量声明为 wire 型变量
always 语句块的使用
always 块的语句格式如下： always @（<敏感事件列表>）
各可执行的语句； …… 其中敏感事件列表中列出了所有影响 always 块中输出的信号清单，也就是说，如果敏感事件列表中的任何一个变量发生了变化，都要执行 always 语句块中的语句。如 always @ (a or b or s)表示：只要 a、b、s 中的任何一个变量发生了变化，就立刻执行 always 语句块中的语句。为了方便起见，敏感列表也可以用“*”代替，如 always @ (*)，（*）号将自动包含 always 语句块中右边的语句或条件表达式中的所有信号。如程序清单 2，只要 always 语句块中表达式右边出现的变量 a 和 b，或者条件表达式中出现的变量 s，这三个变量中的任何一个变量发生了变化，就立刻执行 always 语句块中的语句。 always 语句还有另外一种形式，即：always 后面不带任何有关敏感事件列表

二选一数据选择器

郑州工商学院
实验报告册所属课程名称：EDA技术及应用
院部：工学院
专业：电子科学与技术
班级：1702班
学号：170508070246
姓名：刘应许
指导教师：靳世红
1.新建一个工程,为工程指定工作目录,分配工程名称以及指定是最高层设计实体名称.将设计文件加入工程中,选择目标器件,选择综合器和仿真器,结束设计.
2.输入源文件,选择源文件类型,之后出现原理图文件编辑界面,工程中出现Block1.vhd文件.
3.输入VHDL代码.
4.打开波形编辑器,输入信号节点,编辑输入信号波形,观察仿真结果.仿真完成后可查看输出波形.
5.查看电路图.
二选一数据选择器
三人表决器。

数字逻辑实验报告

数字逻辑实验报告数字逻辑实验报告引言：数字逻辑是计算机科学中的基础知识，它研究的是数字信号的处理与传输。

在现代科技发展的背景下，数字逻辑的应用越来越广泛，涉及到计算机硬件、通信、电子设备等众多领域。

本实验旨在通过设计和实现数字逻辑电路，加深对数字逻辑的理解，并掌握数字逻辑实验的基本方法和技巧。

实验一：逻辑门电路设计与实现逻辑门是数字电路的基本组成单元，由与门、或门、非门等构成。

在本实验中，我们设计了一个4位全加器电路。

通过逻辑门的组合，实现了对两个4位二进制数的加法运算。

实验过程中，我们了解到逻辑门的工作原理，掌握了逻辑门的真值表和逻辑方程的编写方法。

实验二：多路选择器的设计与实现多路选择器是一种常用的数字逻辑电路，它可以根据控制信号的不同，从多个输入信号中选择一个输出信号。

在本实验中，我们设计了一个4位2选1多路选择器电路。

通过对多路选择器的输入信号和控制信号的设置，实现了对不同输入信号的选择。

实验过程中，我们了解到多路选择器的工作原理，学会了多路选择器的真值表和逻辑方程的编写方法。

实验三：时序逻辑电路的设计与实现时序逻辑电路是一种能够存储和处理时序信息的数字逻辑电路。

在本实验中，我们设计了一个简单的时序逻辑电路——D触发器。

通过对D触发器的输入信号和时钟信号的设置，实现了对输入信号的存储和传输。

实验过程中，我们了解到D触发器的工作原理，掌握了D触发器的真值表和逻辑方程的编写方法。

实验四：计数器电路的设计与实现计数器是一种能够实现计数功能的数字逻辑电路。

在本实验中，我们设计了一个4位二进制计数器电路。

通过对计数器的时钟信号和复位信号的设置，实现了对计数器的控制。

实验过程中，我们了解到计数器的工作原理，学会了计数器的真值表和逻辑方程的编写方法。

结论：通过本次实验，我们深入了解了数字逻辑的基本原理和应用方法。

通过设计和实现逻辑门电路、多路选择器、时序逻辑电路和计数器电路，我们掌握了数字逻辑实验的基本技巧，并加深了对数字逻辑的理解。

EDA实验报告(12份).pdf

实验一组合电路的设计1. 实验目的：熟悉MAX + plus II 的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

2. 实验内容：设计一个2选1多路选择器，并进行仿真测试，给出仿真波形。

3. 实验程序如下：library ieee;use ieee.std_logic_1164.all; entity mux21a isport(a,b,s:in std_logic;y:out std_logic); end entity mux21a; architecture one of mux21a is beginy<=a when s='0' else b ; end architecture one ;4. 仿真波形（如图1-1所示）图1-1 2选1多路选择器仿真波形5. 试验总结：从仿真波形可以看出此2选1多路选择器是当s为低电平时，y输出为b, 当s为高电平时，y输出为a（y<=a when s='0' else b ;），完成2路选择输出。

实验二时序电路的设计1. 实验目的：熟悉MAX + plus II VHDL文本设计过程，学习简单的时序电路设计、仿真和测试。

2. 实验验内容：设计一个锁存器，并进行仿真测试，给出仿真波形。

3. 实验程序如下：library ieee;use ieee.std_logic_1164.all;entity suocun7 isport(clk: in std_logic;en: in std_logic;D: in std_logic_vector(7 downto 0);B:out std_logic_vector(7 downto 0)); end suocun7;architecture one of suocun7 issignal K: std_logic_vector(7 downto 0); beginprocess(clk,en,D)beginif clk'event and clk='1' thenif en ='0'thenK<=D;end if;end if;end process;B<=K;end one;4.仿真波形（如图2-1所示）图2-1 8位锁存器仿真波形此程序完成的是一个8位锁存器，当时钟上升沿到来（clk'event and clk='1'）、使能端为低电平（en ='0'）时，输出为时钟上升沿时的前一个数，从仿真波形看，实现了此功能。

EDA实验1lxm二选一数据选择器

实验一二选一数据选择器VHDL设计Quartus II 6.0开发环境与EDA实验箱使用一实验目的1．熟悉在Quartus II 6.0环境下原理图输入方法。

2．熟悉Quartus II 6.0环境下编辑、编译综合、仿真的操作方法。

3、掌握利用EDA软件进行电路设计的详细流程；4、熟悉EDA实验箱的基本使用方法。

学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。

二实验仪器PC机、Quartus II 6.0软件三实验内容1．详细解读教材117页。

2．在QuartusⅡ上输入该设计的原理图，并进行编辑、编译、综合、适配、仿真。

3．给出其所有信号的时序仿真波形。

四实验原理及步骤1．启动Quartus II 6.0软件在桌面上双击Quartus II 6.0图标或者在开始—>所有程序—>Altera—> Quartus II 6.0，如下图2．建立工作库文件夹及工程任何一次设计都是一项工程（Project），所有此工程相关的所有设计文件都需要放在同一个文件夹里。

不同的设计放在不同的文件夹中。

在E盘下建立一个存放本次设计的工程文件夹，比如“shiyan1”。

注意不要使用中文文件夹，文件夹的存放路径也不要包含中文。

注意本实验室计算机C盘和D盘是重启后复原，不要将任何文件和文件夹放置在桌面或者C、D盘下。

初次打开Quartus II 6.0，会有如图提示：选择是的情况下，首先是新工程向导：介绍下一步下一步下一步，选择目标芯片，首先在Family栏选择ACEX1K系列，然后选择此系列的具体芯片:EP1K30TC144-3。

注意不要选成了EP1K30TC144-3。

下一步就点完成。

3．建立文本程序文件选择File菜单下的New或者直接点击工具栏中的新建图标，选择新建文件类型为VHDL File。

接下来另存文件：保存时需更改文件名与项目名称一样，注意保存在同一个工程文件夹下面。

多路选择器课程设计

1 前言当今的社会竞争日益激烈，选拔人才，评选优胜，知识竞赛之类的活动愈加频繁，那么也就必然离不开抢答器。

而现在的抢答器有着数字化，智能化的方向发展，这就必然提高了抢答器的成本。

鉴于现在小规模的知识竞赛越来越多，操作简单，经济实用的小型抢答器必将大有市场。

本抢答器与其他抢答器电路相比较有分辨时间极短、结构清晰，成本低、制作方便等优点，并且还有防作弊功能。

因此，我们制作了这款简易多路数字抢答器摒弃了成本高、体积大、操作复杂。

我们采用了数字显示器直接指示，自动锁存显示结果，因而本抢答器具有显示直观，操作简单的特点。

而且在显示时抢答器会发出蜂鸣声使效果更为生动。

工厂、学校和电视台等单位常举办各种智力竞赛, 抢答记分器是必要设备。

2方案设计2.1设计思路我们采用了数字显示器直接指示，自动锁存显示结果，因而本抢答器具有显示直观，操作简单的特点。

而且在显示时抢答器会发出蜂鸣声使效果更为生动，设计思路是竞赛抢答器要有报警系统，要是在规定时间内还没有参赛者抢答或回答出问题时就会发出报警声，抢答倒计时为设定为10S，回答题目限时20s并且如果出现犯规抢答时也会发出报警并且显示该犯规选手的编号。

这个抢答器可同时供不大于8名选手或8个代表队参加比赛复位电路是单片机初始化，使单片机重新开始执行程序。

当复位开关按下RST由低电平变为高电平，则程序从头开始执行，各用一个抢答按钮，按钮的编号与选手的编号是相对应的给节目主持人设置二个控制按钮开关，用来控制系统的清零和抢答的开始；给每一个选手编号1至16，当选手按下按钮时，电平变化从P1口输入，经单片机处理后从P0输出由数码管显示抢答者编号。

该八路抢答器具有程序存储、数据锁存和显示功能，抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在数码管上显示出选手的编号，同时蜂鸣器给出音响提示，此外，要封锁输入电路，禁止其他选手抢答，优先抢答选手的编号一直保持到主持人将系统清零为止当节目主持人启动"开始"键后，要求定时器立即减计时，并用显示器显示，同时蜂鸣器发出短暂的声响，若超出10秒则不能再抢答此题作废，重新念题。

组合逻辑电路的设计

实验一组合逻辑电路的设计班级：11电信1班姓名：张斌学号：3111003113一、实验目的：1.熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

2．加深FPGA\CPLD设计的过程，并比较原理图输入和文本输入的优劣。

二、实验的硬件要求：1．GW48EDA/SOPC+PK2实验系统。

三、实验内容及预习要求：1．首先利用QuartusⅡ完成2选1多路选择器（如图S1-1）的文本编辑输入(mux21a.vhd)和仿真测试等步骤。

最后在实验系统上进行硬件测试，验证本项设计的功能。

图S1-12．将此多路选择器看成是一个元件mux21a，利用原理图输出法完成图s1-2，并将此文件放在同一目录中。

图s1-2编译、综合、仿真本例程，并对其仿真波形作出分析说明。

最后在实验系统上进行硬件测试，验证本项设计的功能。

3．以1位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，编译、综合、仿真本例程，并对其仿真波形作出分析说明。

最后在实验系统上进行硬件测试，验证本项设计的功能。

4．七段数码管译码器（Decoder）七段数码管译码器（Decoder）的输入为4位二进制代码，输出为7个表征七段数码管代码的状态信号。

下面为一个七段数码管译码器的VHDL源代码模型：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY display ISPORT(A：IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END;ARCHITECTURE ONE OF display ISBEGINPROCESS(A)BEGINCASE A ISWHEN "0000"=>LED7S<="0111111";--X"3F"->0WHEN "0001"=>LED7S<="0000110";--X"06"->1WHEN "0010"=>LED7S<="1011011";--X"5B"->2WHEN "0011"=>LED7S<="1001111";--X"4F"->3WHEN "0100"=>LED7S<="1100110";--X"66"->4WHEN "0101"=>LED7S<="1101101";--X"6D"->5WHEN "0110"=>LED7S<="1111101";--X"7D"->6WHEN "0111"=>LED7S<="0000111";--X"07"->7WHEN "1000"=>LED7S<="1111111";--X"7F"->8WHEN "1001"=>LED7S<="1101111";--X"6F"->9WHEN "1010"=>LED7S<="1110111";--X"77"->10WHEN "1011"=>LED7S<="1111100";--X"7C"->11WHEN "1100"=>LED7S<="0111001";--X"39"->12WHEN "1101"=>LED7S<="1011110";--X"5E"->13WHEN "1110"=>LED7S<="1111001";--X"79"->14WHEN "1111"=>LED7S<="1110001";--X"71"->15WHEN OTHERS=>NULL;END CASE;END PROCESS;END;编译、综合、仿真本例程，并对其仿真波形作出分析说明。

双二选一多路选择器的设计

实验四：双二选一多路选择器的设计1.实验目的（1）学习isEXPERT/MAX+plus Ⅱ/Foudation Series软件的基本使用方法。

（2）学习GW48-CK EDA实验开发系统的基本使用方法。

（3）学习VHDL基本逻辑电路的综合设计应用。

2.实验内容设计并调试好二选一多路选择器的设计，并用GW48_CK EDA实验开发系统（拟采用的实验芯片的型号为isPLSI1032E OLCC_84）进行硬件验证。

3.实验条件（1）画出系统的原理框架图，说明系统中各主要部分的功能。

（2）编写各个VHDL源程序。

（3）根据选用的软件编好用于系统仿真的测试文件。

（4）根据选用的软件及EDA实验开发装置编好用于硬件验证的管脚锁定文件。

（5）记录系统仿真、硬件验证结果。

（6）记录式样过程中出现的问题及解决方法。

4.实验设计（1）系统原理图框架双2选1多路选择器逻辑图（2）VHDL源程序library ieee;use ieee.std_logic_1164.all;entity mux21a isport(a,b,s:in bit;y:out bit);end mux21a;architecture one of mux21a isbeginprocess(a)begincase a iswhen '0'=>y<=a;when '1'=> y<=b;when others=>null;end case;end process;end architecture one;library ieee;use ieee.std_logic_1164.all; entity muxk isport(a1,a2,a3:in std_logic; s0,s1:in bit ;outy:out std_logic);end entity muxk;architecture art of muxk is signal tmp: std_logic; beginprocess(s0)isbegincase s0 iswhen'0'=>tmp<=a2;when'1'=>tmp<=a3;end case;end process;process(s1)isbegincase s1 iswhen'0'=>outy<=a1; when'1'=>outy<=tmp;end case;end process;end architecture art;（3）波形仿真文件Modul muxk;A1,a2,a3,s0,s1,outy pin; Test_vectors([s1,s0,a3,a2,a1]->outy) [0,0,0,0,0]->[x];[1,1,0,0,1]->[x];[0,0,0,1,0]->[x];[1,1,0,1,1]->[x];[0,0,1,0,0]->[x];[1,1,1,0,1]->[x];[0,0,1,1,0]->[x];[1,1,1,1,1]->[x];[0,0,0,0,0]->[x];[1,1,1,1,1]->[x];（4）管脚锁定文件管脚锁定图管脚锁定文件//muxk.ppn//part: isPLSI1032E OLCC_84 //fromat:pinnanme pintype lock s1 in 84s0 in 42a3 in 44a2 in 2a1 in 1outy out 195.实验结果及总结（1）系统仿真情况系统功能仿真结果系统时序仿真结果（2）硬件验证情况（3）实验开发过程中出现的问题及解决的方法1)在编写源文件时，case情况没有列完，修改后正常编译。

实验一QuartusⅡ文本输入法设计组合逻辑电路

（1）实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合逻辑电路的设计、仿真和硬件测试。

（2）实验内容：Ⅰ.利用QuartusⅡ完成2选1多路选择器的文本编辑输入、编译和仿真测试，给出仿真波形分析说明。

【参考程序】：ENTITY mux21a ISPORT ( a, b, s: IN BIT;y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s)BEGINIF s =‘0' THEN y <= a ;ELSE y <= b ;END IF;END PROCESS;END ARCHITECTURE one ;Ⅱ.对实验内容Ⅰ的电路进行引脚锁定及硬件下载测试。

建议选择实验电路模式5（参考附图2-7），用键1（PIO0,引脚号为1）控制s； a和b分别接clk5(引脚号为16)和clk0（引脚号为93）；输出信号y接扬声器spker（引脚号为129）。

在实验箱通过短路帽选择clock5接1024Hz信号，clock0接256Hz信号。

最后进行编译、下载和硬件测试实验（通过键1控制s，可使扬声器输出不同音调）。

（3）实验报告：1．实验Ⅰ的仿真波形报告分析说明。

2．实验Ⅱ硬件测试的详细实验说明。

（1）实验目的：熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序逻辑电路的设计、仿真和硬件测试。

（2）实验内容：Ⅰ.用VHDL设计一个带异步复位和同步时钟使能的D触发器，并利用Quartus Ⅱ进行编辑输入、编译、仿真及硬件测试。

建议使用实验电路模式5。

Ⅱ.用VHDL设计一个带异步清零的8位锁存器，并利用QuartusⅡ进行编辑输入、编译、仿真及硬件测试。

建议使用实验电路模式1,PIO7-PIO0接输入信号（键1、键2控制输入），PIO39-PIO32接输出信号，PIO48(键7)接清零信号，PIO49(键8)接锁存信号。

实验报告一多路选择器Word版

实验报告一多路选择器Word版
实验名称：多路选择器实验
实验目的：
1.了解多路选择器的原理和工作原理。

2.学习如何使用多路选择器。

3.编写多路选择器的真值表和逻辑表达式。

4.掌握多路选择器在数字电路中的应用。

实验器材：
1.实验箱
2.多路选择器IC：74LS153N
3.光电开关：LM228
4.数码开关
5.示波器
实验步骤：
3.将数码开关与多路选择器连接。

实验结果：
输入A 输入B 功能输出Y
0 0 S0输出
逻辑表达式：Y=S0·A·B'+S1·A'·B+S2·A·B+S3·A'·B'
2.按照实验步骤连接电路，开启电源后，将数码开关和光电开关的状态分别作为多路选择器的输入，观察其输出是否符合真值表和逻辑表达式。

1.多路选择器可以实现多输入单输出的功能，根据输入的选择不同，输出不同的信号。

2.制作多路选择器时需要注意电路的连接正确性。

基础项目（2）二选一数据选择器的设计

基础项⽬（2）⼆选⼀数据选择器的设计写在前⾯的话数据选择器在数字电路设计中的应⽤尤为⼴泛。

同时，作为基础的电路功能单元，也⽐较适合作为初学者的⼊门实验。

现在梦翼师兄陪⼤家⼀起来设计⼀个最基础的数据选择器。

项⽬需求设计⼀个⼆选⼀数据选择器，然后⽤⼀路控制信号选择输出数据选通哪⼀路输⼊的数据信号。

系统架构模块功能介绍模块名功能描述mux2通过Data_sel 选择输出结果的值顶层模块端⼝描述端⼝名端⼝说明Data_a A通道数据输⼊Data_b B通道数据输⼊Data_out数据输出端Data_sel数据选通控制代码解释mux2代码解释/***************************************************** Engineer : 梦翼师兄* QQ : 761664056* The module function：⼆选⼀多路器*****************************************************/00 module mux2(01 data_a, //A通道数据输⼊02 data_b, //B通道数据输⼊03 data_sel, //输出数据选通信号04 data_out //数据输出05 );06 //系统输⼊07 input data_a; //A通道数据输⼊08 input data_b; //B通道数据输⼊09 input data_sel; //输出数据选通信号10 //系统输出11 output reg data_out;//数据输出12 //⼆选⼀多路器控制逻辑13 always@(*)14 begin14 begin15 if(data_sel)//选通信号为⾼电平16 data_out=data_a;//输出结果为A通道数据17 else //选通信号为低电平18 data_out=data_b;//输出结果为B通道数据19 end20 endmodule01~05⾏列出了多路器所有输⼊/输出接⼝，07~11⾏定义了端⼝属性，13~19⾏描述了⼆选⼀多路器的逻辑功能。

西北工业大学-数字电子技术基础-实验报告-实验2

西北⼯业⼤学-数字电⼦技术基础-实验报告-实验2数字电⼦技术基础第⼆次实验报告⼀、题⽬代码以及波形分析1. 设计⼀款可综合的2选1多路选择器①编写模块源码module multiplexer(x1,x2,s,f);input x1,x2,s;output f;assign f=(~s&x1)|(s&x2);endmodule②测试模块`timescale 1ns/1psmodule tb_multiplexer;reg x1_test;reg x2_test;reg s_test;wire f_test;initials_test=0;always #80 s_test=~s_test;initialbeginx1_test=0;x2_test=0;#20x1_test=1;x2_test=0;#20x1_test=0;x2_test=1;#20x1_test=1;x2_test=1;#20x1_test=0;x2_test=0;#20x1_test=1;x2_test=0;#20x1_test=0;x2_test=1;#20x1_test=1;x2_test=1;endmultiplexer UUT_multiplexer(.x1(x1_test),.x2(x2_test),.s(s_test),.f(f_test));endmodule③仿真后的波形截图④对波形的分析本例⽬的是令s为控制信号，实现⼆选⼀多路选择器。

分析波形图可以知道，s为0时，f 输出x1信号；s为1时，f输出x2信号。

所以实现了⽬标功能。

2. 设计⼀款可综合的2-4译码器①编写模块源码module dec2to4(W,En,Y);input [1:0]W;input En;output reg [0:3]Y;always@(W,En)case({En,W})3'b100:Y=4'b1000;3'b101:Y=4'b0100;3'b110:Y=4'b0010;3'b111:Y=4'b0001;default:Y=4'b0000;endcaseendmodule②测试模块`timescale 1ns/1psmodule tb_dec2to4;reg [1:0]W_test;reg En_test;wire [0:3]Y_test;initialEn_test=0;always #80 En_test=~En_test;initialbeginW_test=2'b00;#20W_test=2'b01;#20W_test=2'b11;#20W_test=2'b10;#20W_test=2'b00;#20W_test=2'b01;#20W_test=2'b11;#20W_test=2'b10;#20W_test=2'b00;enddec2to4 UUT_dec2to4(.W(W_test),.En(En_test),.Y(Y_test));endmodule③仿真后的波形截图④对波形的分析本例⽬的是实现可综合的2-4译码器，其中数组W是输⼊信号，共有两个值，输⼊⼀个两位⼆进制数据，⽬的是通过译码器将它转换成独热码，数组Y是输出信号，输出四个⼆进制数据，构成独热码。

实验一 2选1多路选择器的设计

input a1; input a2; input a3; input s0; input s1; output outy; wire outy;
wire tmp;
mux21a u1 (.a(a2), .b(a3), .s(s0), .y(tmp)); mux21a u2 (.a(a1), .b(tmp), .s(s1), .y(outy)); endmodule
(4 )实验内容2(附加实验内容，有时间同学做）：
将设计的多路选择器看成是一个元件mux21a ，利用模块调用来描述下图，并将此文件放在同一目录中。
u1MUXKFra biblioteka1 MUX21A
a2
a
a3
b
tmp y
s1
s
u2
MUX21A a
b
y
s
outy
s0
以下是参考程序：
module MUXK (a1, a2, a3, s0, s1, outy);
4预习报告在每次实验开始时交老师签字考勤依据之二实验完成老师检查并提问后在实验操作栏签字并给出操作分数
实验一简单组合电路的设计
(1) 实验目的：
熟悉QUARTUSⅡ的Verilog HDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
(2) 实验内容1：
按照 QUARTUSII 应用向导给出的步骤，利用 QUARTUSⅡ完成2选1多路选择器的文本编辑输入(mux21a.v)和仿真测试等步骤，给出仿真波形。最后在实验系统上进行硬件测试，实际验证本项设计的功能。
(5) 实验报告：
根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。

组合逻辑最终版

组合逻辑实验报告实验一多路选择器设计实验目的：掌握组合逻辑的基本设计方法；掌握多路选择器的基本原理实验内容：设计一个二选一多路选择器，要求将两个开关作为多路选择器的输入信号，一个拨码开关作为控制信号，同时将所有输入和输出信号连接到LED 发光二极管。

通过开关改变输入控制信号和输入信号取值，观测L ED 验证多路选择器的正确性。

（1）设计一个二选一多路选择器，采用卡诺图方法设计电路逻辑。

（2）分析二选一多路选择器的竞争冒险现象，并提出解决方法。

（3）采用上述二选一多路选择器构建四选一多路选择器。

（4）采用拨码开关作为多路选择器的控制信号和输入信号，同时，将所有输入和输出信号连接到L ED 发光二极管，以便观察。

实验原理和设计方案：二选一多路选择器：逻辑方程为四选一多路选择器可由三个二选一多路选择器构成，其中两个的输入为s0，输出为y1,y2,再将y1,y2作为第三个二路选择器的选择端，其输入为s1.文件代码清单：二选一：2_1.v四选一：4_1.v仿真结果及分析：（1）二选一多路选择器：（2）四选一多路选择器：（3）分析二路选择器竞争冒险现象的分析：给各个逻辑门设置相同的延时，使a0,a1同时改变，然后仿真看现象：可看到在a0,a1,s同时改变时出现了冒险现象。

改进方案：用时钟信号对输出采样即可。

综合情况及硬件调试：（1）二选一：资源占用：========================================================================= * Design Summary * =========================================================================Top Level Output File Name : multiplexer2_1.ngcPrimitive and Black Box Usage:------------------------------# BELS : 1# LUT3 : 1# IO Buffers : 7# IBUF : 3# OBUF : 4Device utilization summary:---------------------------Selected Device : 6slx16csg324-3Slice Logic Utilization:Number of Slice LUTs: 1 out of 9112 0% Number used as Logic: 1 out of 9112 0%Slice Logic Distribution:Number of LUT Flip Flop pairs used: 1Number with an unused Flip Flop: 1 out of 1 100% Number with an unused LUT: 0 out of 1 0% Number of fully used LUT-FF pairs: 0 out of 1 0%Number of unique control sets: 0IO Utilization:Number of IOs: 7Number of bonded IOBs: 7 out of 232 3%Specific Feature Utilization:---------------------------Partition Resource Summary:---------------------------No Partitions were found in this design.---------------------------时序性能：========================================================================= Timing ReportNOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORTGENERATED AFTER PLACE-and-ROUTE.Clock Information:------------------No clock signals found in this designAsynchronous Control Signals Information:----------------------------------------No asynchronous control signals found in this designTiming Summary:---------------Speed Grade: -3Minimum period: No path foundMinimum input arrival time before clock: No path foundMaximum output required time after clock: No path foundMaximum combinational path delay: 5.602nsTiming Details:---------------All values displayed in nanoseconds (ns)========================================================================= Timing constraint: Default path analysisTotal number of paths / destination ports: 6 / 4-------------------------------------------------------------------------Delay: 5.602ns (Levels of Logic = 3)Source: s (PAD)Destination: out (PAD)Data Path: s to outGate NetCell:in->out fanout Delay Delay Logical Name (Net Name)---------------------------------------- ------------IBUF:I->O 2 1.228 0.845 s_IBUF (led2_OBUF)LUT3:I0->O 1 0.235 0.579 out1 (out_OBUF)OBUF:I->O 2.715 out_OBUF (out)----------------------------------------Total 5.602ns (4.178ns logic, 1.424ns route)(74.6% logic, 25.4% route)=========================================================================Cross Clock Domains Report:--------------------------=========================================================================Total REAL time to Xst completion: 5.00 secsTotal CPU time to Xst completion: 4.20 secs-->Total memory usage is 145604 kilobytesNumber of errors : 0 ( 0 filtered)Number of warnings : 0 ( 0 filtered)Number of infos : 0 ( 0 filtered)硬件调试：管脚绑定：NET "a0" LOC=T10;NET "a1" LOC=T9;NET "s" LOC=N8;NET "out" LOC=V15;NET "led0" LOC=U16;NET "led1" LOC=V16;NET "led2" LOC=U15;测试通过。

实验报告一多路选择器

计算机组成原理实验报告——实验一多路选择器的设计与实现专业：计算机科学与技术（师）姓名：XXX学号：指导老师：完成日期：一、实验目的1、回顾多路选择器的原理2、熟悉Logisim软件的使用方法3、熟悉ISE软件的开发过程4、锻炼使用VHDL语言面熟硬件的能力5、熟悉Digilent Nexy3 FPGA开发板二、实验容用两种方法实现一个两位数据的2选1多路选择器1、用Logisim软件设计2选1多路选择器并进行仿真2、使用VHDL语言设计2选1多路选择器，并在ISE环境下进行综合、仿真、调试，并下载到Digilent Nexy3 FPGA开发板进行验证三、实验过程第一部分：用Logisim实现2选1多路选择器Step 1：创建工程2选1多路选择器的逻辑表达式：Z=（A* S）+（B*S），由此可知一个2选1多路选择器需要用到与、或、非三种逻辑门电路Step 2：添加元件添加U1、U2、U3、U4四个与门电路，U5一个非门电路，U6、U7两个或门电路添加A0、A1、B0、B1、S五个输入端口，Z0、Z1两个输出端口完成后如下图所示：Step3：连线完成后如下图所示：Step 4：仿真Step 5：编辑电路外观Step 6: 电路应用四、实验结果第一部分：用Logisim实现2选1多路选择器实验结果1、表格：序号输入输出A1A0 B1B0 S Z1Z0（预期) Z1Z0(实际)1 00 01 1 01 012 00 10 1 10 103 00 11 1 00 114 01 00 0 01 015 10 00 0 10 106 11 00 0 11 112、截图五、实验心得通过实验我熟悉了Logisim软件的使用方法，并且掌握了多路选择器的设计与实现。

数据选择器_实验报告

一、实验目的1. 理解数据选择器的工作原理和逻辑功能。

2. 掌握数据选择器的引脚及其作用。

3. 学会使用数据选择器进行组合逻辑电路的设计。

4. 通过实验验证数据选择器的应用。

二、实验原理数据选择器，又称多路选择器，是一种能够从多个数据输入中选取一路输出到输出端的数字电路。

其基本原理是利用控制信号来选择所需的输入数据。

常见的数据选择器有二选一、四选一、八选一等。

三、实验器材1. 74LS153双四选一数据选择器2. 逻辑分析仪3. 电源4. 连接线5. 逻辑门电路四、实验步骤1. 搭建实验电路：按照实验原理图连接好电路，包括数据选择器、输入端、输出端和控制端。

2. 输入数据测试：向数据选择器的输入端输入不同的数据，观察输出端的变化。

3. 控制信号测试：改变控制信号的状态，观察输出端的变化，验证数据选择器的逻辑功能。

4. 组合逻辑电路设计：设计一个组合逻辑电路，使用数据选择器实现所需的逻辑功能。

5. 电路仿真：使用逻辑分析仪对电路进行仿真，验证电路的正确性。

五、实验结果与分析1. 输入数据测试：当输入端的数据分别为0和1时，输出端能够正确地输出对应的值。

2. 控制信号测试：当控制信号改变时，输出端能够正确地选择对应的输入数据。

3. 组合逻辑电路设计：设计了一个组合逻辑电路，使用数据选择器实现了所需的逻辑功能。

4. 电路仿真：仿真结果显示，电路能够正确地实现预期的逻辑功能。

六、实验心得1. 通过本次实验，我对数据选择器的工作原理和逻辑功能有了更深入的了解。

2. 实验过程中，我学会了如何使用数据选择器进行组合逻辑电路的设计。

3. 实验让我认识到，在实际应用中，数据选择器可以简化电路设计，提高电路的可靠性。

4. 通过本次实验，我提高了自己的动手能力和逻辑思维能力。

七、总结本次实验成功地实现了数据选择器的测试和应用，验证了数据选择器的逻辑功能。

通过实验，我对数据选择器有了更深入的了解，并掌握了使用数据选择器进行组合逻辑电路设计的技巧。

2选1多路选择器数选器muxverilog

2选1多路选择器数选器muxverilog2 实验22.1 实验内容题目：设计一个1位的二选一多路选择器要求：1.使用门级描述实现2.使用逻辑表达式实现3.使用if条件语句实现4.出现正确的仿真波形，无需板子上验证。

2.2 实验步骤1.系统设计设计1位2选1选通器需要三个输入一个输出，其中中输入需要1根地址线两根数据线。

设输入一位数据a,b,地址为addr，输出为Out,根据2to1选通器的特_______点，可得其逻辑表达式为：out=a·addr+b·addr（1）门级描述需要两个与门一个非门一个或门，其中所有变量均为wire类型，且需要三个wire类型中间变量储存信号。

（2）逻辑表达式源代码中用assign out=sel?a:b;或assignout=(a&sel)|(b&~sel);（3）If条件语句If语句在always语句中进行判断。

2.RTL原理图（1）门级结构使用两种逻辑语句进行RTL分析结果略有不同，out=sel?a:b;会分析出来一个2选1选通器而out=(a&sel)|(b&~sel);分析结果与门级结构类似1）out=sel?a:b;2）out=(a&sel)|(b&~sel);（3）if语句3.重要源代码及注释（1）门级结构module mux2_1(a,b,out,addr);input a,b,addr;output out;wire naddr,a1,b1;//定义中间变量not (naddr,addr);and (b1,b,naddr);and (a1,a,addr);or (out,a1,b1);endmodulemodule luoji(input a,input b,input sel,output out);assignout=(a&sel)|(b&~sel);endmodule（3）if语句module mux2_1if(a,b,sel,out);input a,b,sel;output out;reg out;always@(a or b or sel)beginif(sel) out=a;else out=b;end2.3 结果分析1．Testbench代码（3种方式testbench 中代码类似，此处以if语句为例）module mux2_1if_tb();reg a,b,sel;mux2_1if m1(a,b,sel,out);initialbegina=0;b=0;sel=0;endalwaysbegin#10 a<=~a;endalwaysbegin#20 b<=~b;endalwaysbegin#15 sel<=1;#8 sel<=0;endendmodule2．仿真波形图（1）门级结构（2）逻辑语句（3）If语句3．说明三种方式均定义当选择端值为1时输出a，选择端值为0输出b；其中逻辑语句与if语句testbench部分代码相同，门级结构咯有不同，三种波形仿真图像均正确，符合2选1选通器功能。