74LS283加法器
实验5 全加器
0 1 0 0
0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0
由十进制数的8421码和余3码表可知，如将8421码、余3码看成二 进制数，则余3码比8421码多3，因此要实现8421码转变为余3码， 可采用一片二进制全加器74LS283将8421码加3，如图
0 0 1 1 1 0 1 0 1 1
经过加6校正电路后，可 得十进制加法的和 F3F2F1F0为0010，进位 输出Y为1
③实现BCD代码的转换，将8421码转换为余3码
编码种类 十进制数 0 8421码 0 0 0 0 余3码 0 0 1 1
1
2 3 4 5 6 7 8 9
0 0 0 1
0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1
2.全加器的应用 ①基本应用——实现二进制加法 用一片74LS283实现4位二进制数加法
Байду номын сангаас
用两片74LS283级联，实现8位二进制数加法
②实现二—十进制加法
用两片74LS283和门电路构成二—十进制（8421BCD）加法电路
F3F2F1F0是二—十进制加法的和，Y是进位输出 二进制加法器是逢16进1， 1 0 0 而二—十进制加法器是 0 0 1 0 1 逢10进1，若用二进制加 0 假设进行加法计算，取 1 1 0 法器实现二—十进制加 A3A2A1A0为1001， 1 法，则当相加的和大于 B3B2B1B0为0011，CI为0 1 1 等于10时，就必须增加 0 1 0 则74LS283（1）结果为 一个加6的校正电路 0 1100，进位CO为0，这 是二进制加法的和
数字电路实验报告实验三加法器
实验三加法器一、实验目的1、掌握用SSI器件实现全加器的方法。
2、掌握用MSI组合逻辑器件实现全加器的方法。
3、掌握集成加法器的应用。
二、实验设备及器件1、数字逻辑电路实验板1块2、74HC(LS)00（四二输入与非门）1片3、74HC(LS)86（四二输入异或门）1片4、74HC(LS)153（双四选一数据选择器）1片5、74HC(LS)283（4位二进制全加器）1片6、万用表1块三、实验原理组合逻辑电路是数字电路中最常见的逻辑电路之一。
组合逻辑电路的特点，就是在任意时刻电路的输出仅取决于该时刻的输入信号，而与信号作用前电路所处的状态无关。
本实验是根据给定的逻辑功能，设计出实现这些功能的组合逻辑电路。
不考虑低位进位，只本位相加，称半加。
实现半加的电路，为半加器。
考虑低位进位的加法称为全加。
实现全加的电路，为全加器。
实现三个输入变量（一位二进制数）全加运算功能的电路称为1位全加器。
实现多位二进制数相加有串行多位加法和并行多位加法两种形式，其中比较简单的一种电路是采用多个1位全加器并行相加，逐位进位的方式。
实验用器件管脚介绍：1、74HC(LS)00（四二输入与非门）管脚如下图所示。
2、74HC(LS)86（四二输入异或门）管脚如下图所示。
3、74HC(LS)153（双四选一数据选择器）管脚如下图所示。
4、74HC(LS)283（4位二进制全加器）管脚如下图所示。
四、 实验内容与步骤1、用门电路实现全加器（基本命题）参照表达式i i i i C B A S ⊕⊕=，i i i i i i B A C B A C +⊕=+)(1，其中i S 为本位和，i C 为低位向本位的进位，1+i C 为本位向高位进位，设计用与非门74HC(LS)00及异或门74HC(LS)86实现1位全加器的实验电路图，搭接电路，用LED 显示其输出，并记录结果在下表中。
1.1电路图1.2实验结果（基本命题）2、用数选器实现全加器输出Sn参照和实验内容与步骤1完全相同的逻辑功能，设计用与非门74HC(LS)00和数选器74HC(LS)153实现1位全加器输出S n的实验电路图，搭接电路，用LED显示其输出，观察电路的逻辑功能是否与设计功能一致。
四位二进制加法器的设计
长安大学电子技术课程设计四位二进制加法器专业班级姓名指导教师日期四位二进制加法器一、技术要求（1）四位二进制加数与被加数输入（2）二位数码管显示二、摘要理论上，由二进制数算法的运算可知，加、减、乘、除运算都可分解成加法进行运算，而实际上，为了减少硬件复杂性，这些运算基本上也是通过加法来实现的。
此次设计的是简单的四位二进制加法器。
设计中通过不断改变脉冲信号，来控制数码管的显示。
本次设计选择一个超前进位的4位全加器74LS283。
译码器选择五输入八输出的译码器，用二位数码管显示，采用七段显示译码器。
本次设计采用的是共阴极数码管，所以选择74ls48译码器三、总体设计方案论证与选择设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位的4位全加器74LS283。
设一个n位的加法器的第i位输入为a i、b i、c i，输出s i和c i+1，其中c i是低位来的进位，c i+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而c n是整个加法器的进位输出。
则和s i=a i + b i + c i+a i b i c i (1)进位c i＋1=a i b i+a i c i+b i c i (2)令g i=a i b i，(3)p i=a i+b i, (4)则c i＋1= g i+p i c i (5)只要a i b i=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要a i+b i=1，就会把c i传递到i+1位，所以称p为进位传递函数。
把(5)式展开，得到c i+1= g i+ p i g i-1+p i p i-1g i-2+…+ p i p i-1…p1g0+ p i p i-1…p0c0 (6)随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。
4位二进制全加器的设计
4位⼆进制全加器的设计4位⼆进制全加器的设计摘要加法器是产⽣数的和的装置。
加数和被加数为输⼊，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输⼊，⽽和数与进位为输出则为全加器。
常⽤作计算机算术逻辑部件，执⾏逻辑操作、移位与指令调⽤。
在电⼦学中，加法器是⼀种数位电路，其可进⾏数字的加法计算。
在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。
加法器可以⽤来表⽰各种数值，如：BCD、加三码，主要的加法器是以⼆进制作运算。
多位加法器的构成有两种⽅式：并⾏进位和串⾏进位⽅式。
并⾏进位加法器设有并⾏进位产⽣逻辑，运⾏速度快；串⾏进位⽅式是将全加器级联构成多位加法器。
通常，并⾏加法器⽐串⾏加法器的资源占⽤差距也会越来越⼤。
我们采⽤4位⼆进制并⾏加法器作为折中选择，所选加法器为4位⼆进制先⾏进位的74LS283，它从C0到C4输出的传输延迟很短，只⽤了⼏级逻辑来形成和及进位输出，由其构成4位⼆进制全加器，并⽤Verilog HDL进⾏仿真。
关键字全加器，四位⼆进制，迭代电路，并⾏进位，74LS283，Verilog HDL仿真总电路设计⼀、硬件电路的设计该4位⼆进制全加器以74LS283（图1）为核⼼，采⽤先⾏进位⽅式，极⼤地提⾼了电路运⾏速度，下⾯是对4位全加器电路设计的具体分析。
图11）全加器（full-adder ）全加器是⼀种由被加数、加数和来⾃低位的进位数三者相加的运算器。
基本功能是实现⼆进制加法。
全加器的功能表输⼊输出输⼊输出逻辑表达式：CI B A S ⊕⊕==AB'CI'+A'BCI'+A'B'CI+ABCI()AB CI B A CO ++=其中，如果输⼊有奇数个1，则S 为1；如果输⼊有2个或2个以上的1，则CO=1。
实现全加器等式的门级电路图如图2所⽰，逻辑符号如图3所⽰.图2 图32）四位⼆级制加法器 a) 串⾏进位加法器四位⼆进制加法器为4个全加器的级联，每个处理⼀位。
实验四 全加器
实验四全加器一、说明相加时不考虑进位的二进制的加法则称为半加，所用的电路叫半加器。
相加时考虑来自低位的进位以及向高位的进位的二进制加法则称为全加，所用的电路叫全加器。
全加器的逻辑表达式为：它有三个输入端A n、B n、C n-1。
C n-1为低位来的进位输入端，两个输入端C n、S n。
两个多位数相加时每一位都是带进位相加，所以必须用全加器。
这时，只要依次将低一位的进位输出接到高位的进位输入，就可构成多位加法器了。
74LS283是中规模集成四位二进制全加器，其引脚排列如图2.3.1所示。
全加器除完成加法运算以外，还可用来产生组合逻辑函数。
若某一逻辑函数的输出恰好等于输入代码表示的数值加上另外一个常数或由同一组输入变量组成的代码时，使用全加器往往会得到十分简单的设计效果。
二、实验仪器与材料1．RXB-1B数字电路实验箱2．器件74LS54 4路2-3-3-2输入与或非门74LS2834位二进制超前进位全加器74LS484线至七段译码器/驱动器（BCC输入，有上拉电阻）共阴极七段显示数码管三、实验任务任务一：四位二进制全加器74LS283功能测试自行设计实验电路和记录表格。
输入端接数字电路实验箱的逻辑开关、输出端接数字电路实验箱的电平指示灯，观察输出结果Sn及进位Cn，并记录下来。
图2.3.1 74LS283引脚排列图任务二：用全加器74LS283设计一个代码转换电路，把四位余3码用十进制数在LED七段数码管上显示出来。
（一）设计方法提示（1）通过余3码与8421BCC码对应关系（如表2.3.1所示）找出两种制之间的关系，从而得到码制变换电路。
8421BCC码到七段数码管的译码及驱动可采用74LS48，显示可用七段数码管。
（2）自行查找集成电路数据手册。
查到74LS48的功能和外引脚排列图。
（二）实验方法提示按设计的电路连线，将余3码输入端d3、d2、d1、d0分别接到四个逻辑开关，按表2.3.1所列出的余3码设置四个逻辑开关的状态，记录七段数码管的数字，验证是否符合要求。
BCD码加法器
+ 7 → + 0111
………… …………
13 1011
1101在8421BCD码中是非法码，结果错误，如果加6修正后，则产生了进位信号，且本位
1101
+ 0110
…………
1,0011
“0011”也是正确的。
③若和产生进位，则结果错误，也需加6修正。如
8 1000
+ 9 → + 1001
卓越工程师班第一次大作业
用四位全加器构成
一位BCD码加法器
班级：001111
作者：00111116 江新远
实现方式一：器件
一、问题
用四位二进制全加器74LS283构成一位8421BCD码加法电路
二、74LS283介绍
74LS283是TTL双极型并行4位全加器，，特点是先行禁卫，因此运算速度很快，其外形为双列直插。它有两组4位二进制数输入 ，一位低位向本位的进位输入 ，有一组二进制输出 ，一个最高位的进位输出，改器件所完成的4位二进制加法如图所示。
由于S是二进制的，所以最后取S的后四位加6就好。但是为防止S的后四位加6,仍然大于10，故先用S1等于S的后四位加6，然后再取S1的后四位。
附代码：
library ieee;
use fhomework1 is
port(a,b:in std_logic_vector(3 downto 0);
c:outbit;
………… …………
17 1,0001
虽产生了进位，但本位和不正确，若加6修正
1,0001
+ 0110
…生错误的原因是8421BCD码为十进制，逢十进一，而四位二进制数是逢十六进一，故二者进位关系不同。其中刚好相差6，故需加6进行修正。
比较器、全加器的功能测试及其应用
本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日实验名称：比较器、全加器的功能测试及其应用实验时间：2015.12小组合作：是○否○小组成员：1、实验目的：掌握集成比较器、全加器74LS85和74LS283的功能测试。
2、实验场地及仪器、设备和材料数据实验箱、74LS85、74LS283、74LS00等。
3、实验思路（实验内容、数据处理方法及实验步骤等）一、实验内容：（1）加法器、比较器、数据选择器功能测试；（2）用门电路设计一个二进制量值比较器，并测试其功能。
（3）用74LS85设计一个八位电子锁电路，并测试其功能。
（4）利用四位集成全加器74LS283设计一个BCD码加法器。
二、实验步骤：1.（1）完成集成比较器74LS85的逻辑功能测试。
下图是74LS85得引脚图和功能表。
（2）完成四位加法器74LS283的逻辑功能测试；下图是74LS283的引脚图和功能示意图。
下图和下表是74LS283功能表。
2.根据比较器的功能用门电路设计出逻辑图如下：二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析本科学生设计性实验报告项目组长学号成员专业班级实验项目名称指导教师及职称开课学期至学年学期上课时间年月日二、实验结果与分析（范文素材和资料部分来自网络，供参考。
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数电复习题
数电复习题31、试用4位并行加法器74LS283设计一个加/减运算电路。
当控制信号M =0时它将两个输入的4位二进制数相加，而 M =1时它将两个输入的4位二进制数相减。
两数相加的绝对值不大于十五，允许附加必要的门电路。
提示：两个四位二进制数相减，进行补码相加。
对减数求补，等于求反码再加1可得。
2、试分析下图所示时序逻辑电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。
3. 用卡诺图化简法将下面函数化为最简与或形式。
Y AB C ABC A B C A BC ''''''=+++；约束条件为：0A B C A BC ''''+=4.将（188.125）10转化为等值的二进制和十六进制数。
5.采用同步清零法用74LS163来构成一个十二进制计数器。
(同步置数同步清零)6. 在主从JK 触发器电路中，CLK 、J 、K 的波形图如下，试画出Q '端对应的电压波形。
设初态为Q =0。
7. (110.101)2转换为十进制数为（ ）。
A 、6.625； B 、6.5 ； C 、3.725； D 、6.725。
8.T '触发器的特性方程是（ ）。
A 、*Q J Q K Q ''=+；B 、*Q T Q =⊕；C 、*Q Q '=；D 、*Q D =。
9.有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲作用下移位过程是（ ）。
A 、1011--0110--1100--1000—0000；B 、1011--0101--0010--0001—0000；C 、1101--1110--0111--1011—1101；D 、0111--1110--1101--1011—0111。
10. (100101)2的补码是（ ）。
74LS283 四位二进制超前进位全加器
最低位进位C-1（值为0），即所有各位的进位可以 直接从C-1并行产生，因此又称为超前进位。超前 进位的所有位数进位是同时完成的，运算速度快 。
4位串行进位全加器----采用四个1位全加器组 成
A0 B0
A1 B1
A2 B2
A3 B3
0
C0
C1
C2
C3
C-1
FA0
FA1
FA2
FA3
S0
S1
S2
C3
S3
CO ∑
CI CI
CI
A3 B3
C2
S2
CO ∑
CI CI
CI
A2 B2
C1
S1
CO ∑
CI CI
CI
A1 B1
所求结果为：C3S3S2S1S0
S3
C0
S0
CO ∑
CI CI
CI
A0 B0
C0-1
超前进位全加器-----74LS283
74LS283
功能：四位二进制超前进位全加器 。
全加和半加： 1. 若不考虑有来自低位的进位将两个
1位二进制数相加，称为半加。 2. 将两个多位二进制数相加时，除了
最低位以外，每一位都应考虑来自 低位的进位，即将两个对应的加数 和来自低位的进位3个数相加，这 种运算称为全加。
全加器
全加器逻辑符号：
Ki= GiPi = Ai ⊕Bi ……中间变量
Si= Ki ⊕ Ci-1 Ci= Gi＋Pi Ci-1 注意进位信号的产生
本位和信号的产生
Si= Ki ⊕Ci-1 Ci= Gi＋Pi Ci-1
S0= K0 ⊕C-1 = A0 ⊕ B0 ⊕ C-1 S1= K1 ⊕C0 = A1 ⊕ B1 ⊕ C0 S2= K2⊕C1 = A2 ⊕ B2 ⊕ C1
4位二进制加法器课程设计
长安大学电工与电子技术课程设计题目：4位二进制加法器学院：汽车学院专业：汽车运用工程班级：姓名：学号：指导老师：李三财目录一、课题名称与技术要求···························二、摘要·········································三、总体设计方案论证及选择·······················1、方案论证与选择······························2、加法器的选取································3、译码器的选取································4、数码管的选取································四、设计方案的原理框图、总体电路原理图及说明·····1、原理框图····································2、总体电路原理图······························3、说明········································五、单元电路设计、主要元器件选择及电路参数计算···1、单元电路设计································2、主要元器件选择······························六、收获与体会及存在的问题·······················七、参考文献·····································八、附件·········································一、课题名称及技术要求1、课题名称：四位二进制加法器2、技术要求：a、四位二进制加数与被加数输入b、二位数码管显示二、摘要本加法器要实现能够输入加数和被加数，并且还能够将最终结果用二位数码管显示出来的功能。
4位二进制加法器解析
《电工与电子技术基础》课程设计报告题目四位二进制加法计数器学院（部）汽车学院专业汽车运用工程班级22020903学生姓名郭金宝学号220209031006 月12 日至06 月22 日共 1.5 周指导教师（签字）评语评审人:四位二进制加法器一.技术要求1.四位二进制加数与被加数输入2.二位显示二.摘要本设计通过逻辑开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加，将输出信号S4,S3,S2,S1和向高位的进位C1输入一个译码器译码。
再将输出信号X4,X3,X2,X1和Y4,Y3,Y2,Y1分别输入一个74LS247型的七段显示译码器译码，最后分别接一个BS204数码管进行二位显示。
关键字：74LS283 74LS247 BS204三.总体设计方案的论证及选择1.加法器的选取加法器有两种，分别是串行进位加法器和超前进位加法器。
串行进位加法器由全加器级联构成，高位的运算必须等到低位加法完成送来进位时才能进行。
它虽然电路简单，但运算速度较慢，而且位数越多，速度就越慢。
T692型集成全加器就是这种四位串行加法器。
超前进位加法器由逻辑电路根据输入信号同时形成各位向高位的进位。
使各位的进位直接由加数和被加数来决定，而不需依赖低位进位，这就省去了进位信号逐级传送所用的时间，所以这种加法器能够快速进位。
因为它的这个优点我们选取超前进位加法器。
超前进位加法器的型号有多种，由于我们是非电专业，对电子器件的选取要求不高，为使设计简单所以选74LS283型加法器。
2.译码器的选取译码器的功能是将二进制代码（输入）按其编码时的原意翻译成对应的信号或十进制数码(输出)。
译码器是组合逻辑电路的一个重要器件，其可以分为：变量译码和显示译码两类。
译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。
数字电子技术-加法器
• 74LS283电路是一个四位加法器电路，可实现两个四位二进制 数的你相加，其逻辑符号如图2-23所示。
CO是向高位的进位
S3、S2、S1、S0是对应各位的和 CI是低位的进位
A3A2A1A0和B3B2B1B0是两个二进制待加
加法器
2.3 加法器(Accumulator)
算术运算是数字系统的基本功能，更是计算机中不可缺少的 组成单元。
本节介绍实现加法运算的逻辑电路。
完成加法运算的逻辑器件称为加法器。 加法器分为半加器和全加器。
2
2.3.1 全加器
在第1章中，我们讨论了半加运算电路
该电路实现两个一位二进制数相加的功能。S是它们的本位和，C是向高位的进位。 由于这一加法器电路没有考虑低位的进位，所以称该电路为半加器。
输 输出 入
AB SC
00 00 01 10 10 10 11 01
半加器的逻辑符号
在第1章中，我们还讨论了全加运算电路。
电路实现全加器FA(Full
全加器的逻辑符号
输入
AnBnCn-1
000 001 010 011 100 101 110 111
输出 Sn Cn
00 10 10 01 10 01 01 11
Adder)的逻辑功能。输入An 和Bn为一位二进制数，Cn-1 为低位的进位，输出Sn为本 位和，Cn为本位的进位。全
加器能把本位两个一位二进 制加数和来自低位的进位三 者相加，得到求和结果和该 位的进位信号。
由多个全加器，可构成多位加法运算电路。
2.3 加法器(Accumulator)
2.3.2 多位加法器
SN74LS283N中文资料
Due to the symmetry of the binary add function the LS283 can be used with either all inputs and outputs active HIGH (positive logic) or with all inputs and outputs active LOW (negative logic). Note that with active HIGH inputs, Carry Input can not be left open, but must be held LOW when no carry in is intended.
16 1
D SUFFIX SOIC CASE 751B-03
A1 – A4 B1–B4 C0 ∑1 – ∑4 C4
Operand A Inputs Operand B Inputs Carry Input Sum Outputs (Note b) Carry Output (Note b)
1.0 U.L. 1.0 U.L. 0.5 U.L. 10 U.L. 10 U.L.
J SUFFIX CERAMIC CASE 620-09
1 Σ2
2 B2
3 A2
4 Σ1
5 A1
6 B1
7 C0
8 GND
16 1
N SUFFIX PLASTIC CASE 648-08
PIN NAMES
LOADING (Note a) HIGH LOW 0.5 U.L. 0.5 U.L. 0.25 U.L. 5 (2.5) U.L. 5 (2.5) U.L.
74ls系列芯片功能和参数详细介绍
74、74HC、74LS系列芯片资料系列电平典型传输延迟ns 最大驱动电流(-Ioh/Lol)mAAHC CMOS 8.5 -8/8AHCT COMS/TTL 8.5 -8/8HC COMS 25 -8/8HCT COMS/TTL 25 -8/8ACT COMS/TTL 10 -24/24F TTL 6.5 -15/64ALS TTL 10 -15/64LS TTL 18 -15/24注：同型号的74系列、74HC系列、74LS系列芯片，逻辑功能上是一样的。
74LSxx的使用说明如果找不到的话，可参阅74xx或74HCxx的使用说明。
有些资料里包含了几种芯片，如74HC161资料里包含了74HC160、74HC161、74HC162、74HC163四种芯片的资料。
找不到某种芯片的资料时，可试着查看一下临近型号的芯片资料。
7400 QUAD 2-INPUT NAND GATES 与非门7401 QUAD 2-INPUT NAND GATES OC 与非门7402 QUAD 2-INPUT NOR GATES 或非门7403 QUAD 2-INPUT NAND GATES 与非门7404 HEX INVERTING GATES 反向器7406 HEX INVERTING GATES HV 高输出反向器7408 QUAD 2-INPUT AND GATE 与门7409 QUAD 2-INPUT AND GATES OC 与门7410 TRIPLE 3-INPUT NAND GATES 与非门7411 TRIPLE 3-INPUT AND GATES 与门74121 ONE-SHOT WITH CLEAR 单稳态74132 SCHMITT TRIGGER NAND GATES 触发器与非门7414 SCHMITT TRIGGER INVERTERS 触发器反向器74153 4-LINE TO 1 LINE SELECTOR 四选一74155 2-LINE TO 4-LINE DECODER 译码器74180 PARITY GENERATOR/CHECKER 奇偶发生检验74191 4-BIT BINARY COUNTER UP/DOWN 计数器7420 DUAL 4-INPUT NAND GATES 双四输入与非门7426 QUAD 2-INPUT NAND GATES 与非门7427 TRIPLE 3-INPUT NOR GATES 三输入或非门7430 8-INPUT NAND GATES 八输入端与非门7432 QUAD 2-INPUT OR GATES 二输入或门7438 2-INPUT NAND GATE BUFFER 与非门缓冲器7445 BCD-DECIMAL DECODER/DRIVER BCD译码驱动器7474 D-TYPE FLIP-FLOP D型触发器7475 QUAD LATCHES 双锁存器7476 J-K FLIP-FLOP J-K触发器7485 4-BIT MAGNITUDE COMPARATOR 四位比较器7486 2-INPUT EXCLUSIVE OR GATES 双端异或门74HC00 QUAD 2-INPUT NAND GATES 双输入与非门74HC02 QUAD 2-INPUT NOR GATES 双输入或非门74HC03 2-INPUT OPEN-DRAIN NAND GATES 与非门74HC04 HEX INVERTERS 六路反向器74HC05 HEX INVERTERS OPEN DRAIN 六路反向器74HC08 2-INPUT AND GATES 双输入与门74HC107 J-K FLIP-FLOP WITH CLEAR J-K触发器74HC109A J-K FLIP-FLOP W/PRESET J-K触发器74HC11 TRIPLE 3-INPUT AND GATES 三输入与门74HC112 DUAL J-K FLIP-FLOP 双J-K触发器74HC113 DUAL J-K FLIP-FLOP PRESET 双JK触发器74HC123A RETRIGGERABLE MONOSTAB 可重触发单稳74HC125 TRI-STATE QUAD BUFFERS 四个三态门74HC126 TRI-STATE QUAD BUFFERS 六三态门74HC132 2-INPUT TRIGGER NAND 施密特触发与非门74HC133 13-INPUT NAND GATES 十三输入与非门74HC137 3-TO-8 DECODERS W/LATCHES 3-8线译码器74HC138 3-8 LINE DECODER 3线至8线译码器74HC139 2-4 LINE DECODER 2线至4线译码器74HC14 TRIGGERED HEX INVERTER 六触发反向器74HC147 10-4 LINE PRIORITY ENCODER 10-4编码器74HC148 8-3 LINE PRIORITY ENCODER 8-3编码器74HC149 8-8 LINE PRIORITY ENCODER 8-8编码器74HC151 8-CHANNEL DIGITAL MUX 8通道多路器74HC153 DUAL 4-INPUT MUX 双四输入多路器74HC154 4-16 LINE DECODER 4线至16线译码器74HC155 2-4 LINE DECODER 2线至4线译码器74HC157 QUAD 2-INPUT MUX 四个双端多路器74HC161 BINARY COUNTER 二进制计数器74HC163 DECADE COUNTERS 十进制计数器74HC164 SERIAL-PARALLEL SHIFT REG 串入并出74HC165 PARALLEL-SERIAL SHIFT REG 并入串出74HC166 SERIAL-PARALLEL SHIFT REG 串入并出74HC173 TRI-STATE D FLIP-FLOP 三态D触发器74HC174 HEX D FLIP-FLOP W/CLEAR 六D触发器74HC175 HEX D FLIP-FLOP W/CLEAR 六D触发器74HC181 ARITHMETIC LOGIC UNIT 算术逻辑单元74HC182 LOOK AHEAD CARRYGENERATR 进位发生器74HC190 BINARY UP/DN COUNTER 二进制加减计数器74HC191 DECADE UP/DN COUNTER 十进制加减计数器74HC192 DECADE UP/DN COUNTER 十进制加减计数器74HC193 BINARY UP/DN COUNTER 二进制加减计数器74HC194 4BIT BI-DIR SHIFT 4位双向移位寄存器74HC195 4BIT PARALLEL SHIFT 4位并行移位寄存器74HC20 QUAD 4-INPUT NAND GATE 四个四入与非门74HC221A NON-RETRIG MONOSTAB 不可重触发单稳74HC237 3-8 LINE DECODER 地址锁3线至8线译码器74HC242/243 TRI-STAT TRANSCEIVER 三态收发器74HC244 OCTAL 3-STATE BUFFER 八个三态缓冲门74HC245 OCTAL 3-STATE TRANSCEIVER 三态收发器74HC251 8-CH 3-STATE MUX 8路3态多路器74HC253 DUAL 4-CH 3-STATE MUX 4路3态多路器74HC257 QUAD 2-CH 3-STATE MUX 4路3态多路器74HC258 2-CH 3-STATE MUX 2路3态多路器74HC259 3-8 LINE DECODER 8位地址锁存译码器74HC266A 2-INPUT EXCLUSIVE NOR GATE 异或非74HC27 TRIPLE 3-INPUT NOR GATE三个3输入或非门74HC273 OCTAL D FLIP-FLOP CLEAR 8路D触发器74HC280 9BIT ODD/EVEN GENERATOR 奇偶发生器74HC283 4BIT BINARY ADDER CARRY 四位加法器74HC299 3-STATE UNIVERSAL SHIFT 三态移位寄存74HC30 8-INPUT NAND GATE 8输入端与非门74HC32 QUAD 2-INPUT OR GATE 四个双端或门74HC34 NON-INVERTER 非反向器74HC354 8-CH 3-STATE MUX 8路3态多路器74HC356 8-CH 3-STATE MUX 8路3态多路器74HC365 HEX 3-STATE BUFFER 六个三态缓冲门74HC366 3-STATE BUFFER INVERTER 缓冲反向器74HC367 3-STATE BUFFER INVERTER 缓冲反向器74HC368 3-STATE BUFFER INVERTER 缓冲反向器74HC373 3-STATE OCTAL D LATCHES 三态D型锁存器74HC374 3-STATE OCTAL D FLIPFLOP 三态D触发器74HC393 4-BIT BINARY COUNTER 4位二进制计数器74HC4016 QUAD ANALOG SWITCH 四路模拟量开关74HC4020 14-Stage Binary Counter 14输出计数器74HC4017 Decade Counter/Divider with 10 Decoded Outputs 十进制计数器带10个译码输出端74HC4040 12 Stage Binary Counter 12出计数器74HC4046 PHASE LOCK LOOP 相位监测输出器74HC4049 LEVEL DOWN CONVERTER 电平变低器74HC4050 LEVEL DOWN CONVERTER 电平变低器74HC4051 8-CH ANALOG MUX 8通道多路器74HC4052 4-CH ANALOG MUX 4通道多路器74HC4053 2-CH ANALOG MUX 2通道多路器74HC4060 14-STAGE BINARY COUNTER 14阶BIN计数74HC4066 QUAD ANALOG MUX 四通道多路器74HC4075 TRIPLE 3-INPUT OR GATE 3输入或门74HC42 BCD TO DECIMAL BCD转十进制译码器74HC423A RETRIGGERABLE MONOSTAB 可重触发单稳74HC4511 BCD-7 SEG DRIVER/DECODER 7段译码器74HC4514 4-16 LINE DECODER 4至16线译码器74HC4538A RETRIGGERAB MONOSTAB 可重触发单稳74HC4543 LCD BCD-7 SEG LCD用的BCD-7段译码驱动74HC51 AND OR GATE INVERTER 与或非门74HC521 8BIT MAGNITUDE COMPARATOR 判决定路74HC533 3-STATE D LATCH 三态D锁存器74HC534 3-STATE D FLIP-FLOP 三态D型触发器74HC540 3-STATE BUFFER 三态缓冲器74HC541 3-STATE BUFFER INVERTER三态缓冲反向器74HC58 DUAL AND OR GATE 与或门74HC589 3STATE 8BIT SHIFT 8位移位寄存三态输出74HC594 8BIT SHIFT REG 8位移位寄存器74HC595 8BIT SHIFT REG 8位移位寄存器出锁存74HC597 8BIT SHIFT REG 8位移位寄存器入锁存74HC620 3-STATE TRANSCEIVER 反向3态收发器74HC623 3-STATE TRANSCEIVER 八路三态收发器74HC640 3-STATE TRANSCEIVER 反向3态收发器74HC643 3-STATE TRANSCEIVER 八路三态收发器74HC646 NON-INVERT BUS TRANSCEIVER 总线收发器74HC648 INVERT BUS TRANCIVER 反向总线收发器74HC688 8BIT MAGNITUDE COMPARATOR 8位判决电路74HC7266 2-INPUT EXCLUSIVE NOR GATE 异或非门74HC73 DUAL J-K FLIP-FLOP W/CLEAR 双JK触发器74HC74A PRESET/CLEAR D FLIP-FLOP 双D触发器74HC75 4BIT BISTABLE LATCH 4位双稳锁存器74HC76 PRESET/CLEAR JK FLIP-FLOP 双JK触发器74HC85 4BIT MAGNITUDE COMPARATOR 4位判决电路74HC86 2INPUT EXCLUSIVE OR GATE 2输入异或门74HC942 BAUD MODEM 300BPS低速调制解调器74HC943 300 BAUD MODEM 300BPS低速调制解调器74LS00 QUAD 2-INPUT NAND GATES 与非门74LS02 QUAD 2-INPUT NOR GATES 或非门74LS03 QUAD 2-INPUT NAND GATES 与非门74LS04 HEX INVERTING GATES 反向器74LS05 HEX INVERTERS OPEN DRAIN 六路反向器74LS08 QUAD 2-INPUT AND GATE 与门74LS09 QUAD 2-INPUT AND GATES OC 与门74LS10 TRIPLE 3-INPUT NAND GATES 与非门74LS109 QUAD 2-INPUT AND GATES OC 与门74LS11 TRIPLE 3-INPUT AND GATES 与门74LS112 DUAL J-K FLIP-FLOP 双J-K触发器74LS113 DUAL J-K FLIP-FLOP PRESET 双JK触发器74LS114 NEGATIVE J-K FLIP-FLOP 负沿J-K触发器74LS122 Retriggerable Monostab 可重触发单稳74LS123 Retriggerable Monostable 可重触发单稳74LS125 TRI-STATE QUAD BUFFERS 四个三态门74LS13 QUAL 4-in NAND TRIGGER 4输入与非触发器74LS160 BCD DECADE 4BIT BIN COUNTERS 计数器74LS136 QUADRUPLE 2-INPUT XOR GATE 异或门74LS138 3-8 LINE DECODER 3线至8线译码器74LS139 2-4 LINE DECODER 2线至4线译码器74LS14 TRIGGERED HEX INVERTER 六触发反向器74HC147 10-4 LINE PRIORITY ENCODER 10-4编码器74HC148 8-3 LINE PRIORITY ENCODER 8-3编码器74HC149 8-8 LINE PRIORITY ENCODER 8-8编码器74LS151 8-CHANNEL DIGITAL MUX 8通道多路器74LS153 DUAL 4-INPUT MUX 双四输入多路器74LS155 2-4 LINE DECODER 2线至4线译码器74LS156 2-4 LINE DECODER/DEMUX 2-4译码器74LS157 QUAD 2-INPUT MUX 四个双端多路器74LS158 2-1 LINE MUX 2-1线多路器74LS160A BINARY COUNTER 二进制计数器74LS161A BINARY COUNTER 二进制计数器74LS162A BINARY COUNTER 二进制计数器74LS163A DECADE COUNTERS 十进制计数器74LS164 SERIAL-PARALLEL SHIFT REG 串入并出74LS168 BI-DIRECT BCD TO DECADE 双向计数器74LS169 4BIT UP/DN BIN COUNTER 四位加减计数器74LS173 TRI-STATE D FLIP-FLOP 三态D触发器74LS174 HEX D FLIP-FLOP W/CLEAR 六D触发器74LS175 HEX D FLIP-FLOP W/CLEAR 六D触发器74LS190 BINARY UP/DN COUNTER 二进制加减计数器74LS191 DECADE UP/DN COUNTER 十进制加减计数器74LS192 DECADE UP/DN COUNTER 十进制加减计数器74LS193 BINARY UP/DN COUNTER 二进制加减计数器74LS194A 4BIT BI-DIR SHIFT 4位双向移位寄存器74LS195A 4BIT PARALLEL SHIFT4位并行移位寄存器74LS20 QUAD 4-INPUT NAND GATE 四个四入与非门74LS21 4-INPUT AND GATE 四输入端与门74LS240 OCTAL 3-STATE BUFFER 八个三态缓冲门74LS244 OCTAL 3-STATE BUFFER 八个三态缓冲门74LS245 OCTAL 3-STATE TRANSCEIVER 三态收发器74LS253 DUAL 4-CH 3-STATE MUX 4路3态多路器74LS256 4BIT ADDRESS LATCH 四位可锁存锁存器74LS257 QUAD 2-CH 3-STATE MUX 4路3态多路器74LS258 2-CH 3-STATE MUX 2路3态多路器74LS27 TRIPLE 3-INPUT NOR GATES 三输入或非门74LS279 QUAD R-S LATCHES 四个RS非锁存器74LS28 QUAD 2-INPUT NOR BUFFER 四双端或非缓冲74LS283 4BIT BINARY ADDER CARRY 四位加法器74LS30 8-INPUT NAND GATES 八输入端与非门74LS32 QUAD 2-INPUT OR GATES 二输入或门74LS352 4-1 LINE SELECTOR/MUX 4-1线选择多路器74LS365 HEX 3-STATE BUFFER 六个三态缓冲门74LS367 3-STATE BUFFER INVERTER 缓冲反向器74LS368A 3-STATE BUFFER INVERTER 缓冲反向器74LS373 OCT LATCH W/3-STATE OUT三态输出锁存器74LS76 Dual JK Flip-Flop w/set 2个JK触发器74LS379 QUAD PARALLEL REG 四个并行寄存器74LS38 2-INPUT NAND GATE BUFFER 与非门缓冲器74LS390 DUAL DECADE COUNTER 2个10进制计数器74LS393 DUAL BINARY COUNTER 2个2进制计数器74LS42 BCD TO DECIMAL BCD转十进制译码器74LS48 BCD-7 SEG BCD-7段译码器74LS49 BCD-7 SEG BCD-7段译码器74LS51 AND OR GATE INVERTER 与或非门74LS540 OCT Buffer/Line Driver 8路缓冲驱动器74LS541 OCT Buffer/LineDriver 8路缓冲驱动器74LS74 D-TYPE FLIP-FLOP D型触发器74LS682 8BIT MAGNITUDE COMPARATOR 8路比较器74LS684 8BIT MAGNITUDE COMPARATOR 8路比较器74LS75 QUAD LATCHES 双锁存器74LS83A 4BIT BINARY ADDER CARRY 四位加法器74LS85 4BIT MAGNITUDE COMPARAT 4位判决电路74LS86 2INPUT EXCLUSIVE OR GATE 2输入异或门74LS90 DECADE/BINARY COUNTER 十/二进制计数器74LS95B 4BIT RIGHT/LEFT SHIFT 4位左右移位寄存74LS688 8BIT MAGNITUDE COMPARAT 8位判决电路74LS136 2-INPUT XOR GATE 2输入异或门74LS651 BUS TRANSCEIVERS 总线收发器74LS653 BUS TRANSCEIVERS 总线收发器74LS670 3-STATE 4-BY-4 REG 3态4-4寄存器74LS73A DUAL J-K FLIP-FLOP W/CLEAR 双JK触发器。
4位二进制全加器的设计
4位二进制全加器的设计摘要加法器是产生数的和的装置。
加数和被加数为输入，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。
在电子学中，加法器是一种数位电路，其可进行数字的加法计算。
在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。
加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运行速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行加法器的资源占用差距也会越来越大。
我们采用4位二进制并行加法器作为折中选择，所选加法器为4位二进制先行进位的74LS283，它从C0到C4输出的传输延迟很短，只用了几级逻辑来形成和及进位输出，由其构成4位二进制全加器，并用proteus进行仿真。
关键字全加器，四位二进制，迭代电路，并行进位，74LS283，proteus仿真总电路设计一、硬件电路的设计该4位二进制全加器以74LS283（图1）为核心，采用先行进位方式，极大地提高了电路运行速度，下面是对4位全加器电路设计的具体分析。
图11）全加器（full-adder ）全加器是一种由被加数、加数和来自低位的进位数三者相加的运算器。
基本功能是实现二进制加法。
全加器的功能表输入输出输入输出逻辑表达式：CIB A S ⊕⊕==AB'CI'+A'BCI'+A'B'CI+ABCI()AB CI B A CO ++=其中，如果输入有奇数个1，则S 为1；如果输入有2个或2个以上的1，则CO=1。
实现全加器等式的门级电路图如图2所示，逻辑符号如图3所示.图2图32）四位二级制加法器 a) 串行进位加法器四位二进制加法器为4个全加器的级联，每个处理一位。
组合逻辑课程设计4位二进制全加器全减器原创
组合逻辑电路课程设计——4 位二进制全加器/ 全减器作者：学号：课程设计题目要求：1) 使用74LS283构成4位二进制全加/全减器。
2) 阐述设计思路。
3) 列出真值表。
4) 画出设计的逻辑图。
5) 用VHDL 对所画电路进行仿真。
目录摘要 (1)1 总电路设计 (2)1.1 硬件电路的设计 (2)1.2 全加器( full-adder ) (3)1.2.1 四位二级制加法器 (4)1.2.1.1 串行进位加法器 (4)1.2.1.2 超前进位加法器 (5)1.2.1.3 超前位链结构加法器 (5)1.3 全减器( full-substracter ) (5)1.4 总电路设计 (6)2 设计思路 (7)2.1 全加器 (7)2.2 全减器 (7)3 真值表 (8)4 逻辑图与仿真 (9)5 软件程序的设计 (13)6 结果分析与总结 (15)摘要加法器是数字系统中产生数的和的装置。
加数和被加数为输入，和数与进位为输出的装置为半加器。
若加数、 被加数与低位的进位数为输入， 而和数与进 位为输出则为全加器。
例如：为了节省资源，减法器和硬件乘法器都可以用加法 器来构成。
但宽位加法器的设计是很耗资源的，因此在实际的设计和相关饿得设 计与开发中需要注意资源的利用率和进位速度两方面的问题， 多位加法器的构成 主要有两种：并行进位和串行进位。
并行进位加法器设有并行进位产生逻辑， 运 行速度比串行进位快；串行进位是将全加器采取并行级联或菊花链式级联构成多 位加法器。
加法器也是常用作计算机算术逻辑部件，执行逻辑操作、移位与指令 调用。
此外还可以用来表示各种数值，如： BCD 加三码，主要的加法器是以二 进制作运算。
本文将采用4位二进制并行加法器作为折中选择，所选加法器为 74LS283 74LS283是4位二进制先行进位的加法器，它只用了几级逻辑来形成和及进位输 出，故由其构成4位二进制全加器；而四位全减器可以用加法器简单的改造而来， 最后本文采用VHDL 对四位全加器/全减器进行仿真。
74LS283加法器
实验二组合逻辑电路实验—加法器
一、实验目的：
1.掌握加法器相关电路的设计和测试方法。
2.掌握常见加法器集成芯片使用方法。
二、实验原理：
在组合逻辑电路中任意时刻的输出只取决于该时刻的输入，与电路原来的状态无关。
常见加法器芯片：加减法电路
常见芯片74LS183，74LS283,等
三、实验内容
一、实现两个BC D码的加法运算。
要求：利用74LS283加法器来完成。
根据实验要求列出真值表：
根据真值表得出逻辑表达式：
Y=S4*S3+S4*S2
设计电路如下：
字发生器内部参数：
逻辑分析仪结论：
二、实现两个四位二进制的减法
要求：利用74LS283加法器来完成。
要实现两个四位二进制的减法，只需把二进制码转化为对应的补码相加。
源码与补码：
设计电路图：
↑
符号位字发生器内部参数：
逻辑分析仪结论：
四、实验分析：
1、通过该实验，意识到自己对74LS283加法器的掌握还不过全面，实验设计过程中遇到很多困难。
经过自己的努力，对74LS283加法器有了进一步的了解。
2、实验对于组合逻辑电路的设计能力的考验很重视，通过实验可以加强这方面的能力。
3、在做加法时，易忽略进位端对实验结果的影响，需注意。
4、在做减法时，对于二进制码转化为对应的补码的组合逻辑电路的设计尤为重要。
另外，如果可以考虑到符号位就更好了！。
8位二进制加法器
《电子技术》课程设计报告题目学院（部）专业班级学生姓名学号月日至月日共周指导教师（签字）前言8位二进制加法器，它的功能主要是实现两个8位二进制数的相加，其结果的范围应该在00000000到111111110之间，即000到510之间。
加法器在实际应用中占据着十分重大的地位，从我们呱呱坠地起，到小学，到初中，到高中，到大学，到工作，等等。
我们能离开加法吗，不能！加法可以说是一切运算的基础，因此8位二进制加法器的设计是很有必要的。
那么我们如何设计一个8位二进制加法器呢？在实际应用中，我们通常输入的是十进制数，一个八位二进制数所对应的最大的十进制数是255，于是输入两个范围在000到255之间的数，首先通过二-十进制编码器将输入的三位十进制数的个位、十位、百位分别转换为8421BCD码，得到两个十二位字码，再通过加法器将它们相加，逢10进1，得到一个新的十二位字码，再用7447数字显示译码器将这个十二位字码还原到原来的三位十进制数。
最后输出的就是一个三位十进制数，其范围在000到510之间。
通过上述方法我们实现了八位二进制数的相加，从而达到了题目的要求。
为实现上述目的，我们需要查阅相关资料。
通过查阅，理解以及加以运用，我们认识到了收集资料的不易性，但同时也得到了不少收获，可以说是有苦有甜。
同时，虽然我们基本设计出了这个八位二进制加法器，但是不必可避免地会产生一些问题，比如说在连线上可能有更简便的途径，在元件的选用上可能还有其它更简便的方法，在控制上可能还不够精简，等等。
我们希望在以后的实践中能找出更好的方法，也希望能吸取这次设计中的不足，逐渐改善。
另外，在电子设计的过程中，与同组同学之间的合作配和是十分重要的。
我在此次设计中也充分认识到这一点的重要性，我相信这次的电子设计能够为我们将来的工作奠定一定的基础。
目录1.摘要 (1)2.关键字 (1)3.设计要求 (1)4.正文 (1)第一章.系统概述 (1)第二章.单元电路设计与分析 (4)①.控制电路 (4)②.编码电路 (5)③.加法电路 (6)④.译码电路 (10)⑤.输出电路 (11)第三章.系统综述、总体电路图 (11)第四章.结束语 (14)5.鸣谢 (15)6.元器件明细表，附图 (15)7.参考文献 (16)8.收获与体会，存在的问题等 (17)9.评语 (18)8位二进制加法器1.摘要:本次设计主要是如何实现8位二进制数的相加，即两个000到255之间的数相加，由于在实际中输入的往往是三位十进制数，因此，被加数和加数是两个三位十进制数，范围在000到255之间，通过六个二-十进制编码器（即74LS147)分别将加数和被加数的个位、十位、百位转换为8421BCD码，于是得到了两个12位字码，将它们接入三个四位超前进位并行加法器（即74LS283)，其中原加数三位十进制数的个位转换得到的四位BCD码与被加数三位十进制数的个位转换得到的四位BCD码相加，串入到第一个74LS283的接线端，得到一个四位8421BCD码。
实验五__全加器的应用
还要考虑低位向本位的进位。
A B
+
CO
A 0 0 0 0 1 1 1 1
C I (低 位 的 进 位 ) S
输入 B 0 0 1 1 0 0 1 1 CI 0 1 0 1 0 1 0 1 S 0 1 1 0 1 0 0 1 输出 CO 0 0 0 1 0 1 1 1
S AB 00 01 11 10 CI 0 0 1 0 1 1 1 0 1 0
10
11 12 13 14 15 16 17 18 19
0
0 0 0 0 0 1 1 1 1
1
1 1 1 1 1 0 0 0 0
0
0 1 1 1 1 0 0 0 0
1
1 0 0 1 1 0 0 1 1
0
1 0 1 0 1 0 1 0 1
1
1 1 1 1 1 1 1 1 1
0
0 0 0 0 0 0 0 1 1
&
∑
S
A0 B0
∑
CI CO
S0
A1 B1
∑
CI CO
S1
CO
&
& &am（三）集成全加器芯片74LS283的应用 74LS283是TTL双极型并行4位全加 器，特点是先行进位，因此运算速度很 快，其外形为双列直插，管脚排列和逻 辑符号如图2.5.5所示。它有两组4位二
用两块74LS283及门电路实现，要求写出设计全过程，画出逻
辑图。输入用逻辑开关，输出用指示灯，改变开关状态，观察输出 指示灯的变化，将实验结果记录在表中。
两位8421BCD码的加法
4．实现两个4位二进制数的减法。
根据前面讲到的利用加法器来实现减法运算的原理，此电路必 须分两步进行，所以要用两块74LS283及适当门电路完成连接，输
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实验二组合逻辑电路实验—加法器
一、实验目的：
1.掌握加法器相关电路的设计和测试方法。
2.掌握常见加法器集成芯片使用方法。
二、实验原理：
在组合逻辑电路中任意时刻的输出只取决于该时刻的输入，与电路原来的状态无关。
常见加法器芯片：加减法电路
常见芯片74LS183，74LS283,等
三、实验内容
一、实现两个BCD码的加法运算。
要求：利用74LS283加法器来完成。
根据实验要求列出真值表：
根据真值表得出逻辑表达式：
Y=S4*S3+S4*S2
设计电路如下：
字发生器内部参数：
逻辑分析仪结论：
二、实现两个四位二进制的减法
要求：利用74LS283加法器来完成。
要实现两个四位二进制的减法，只需把二进制码转化为对应的补码相加。
源码与补码：
设计电路图：
↑
符号位字发生器内部参数：
逻辑分析仪结论：
四、实验分析：
1、通过该实验，意识到自己对74LS283加法器的掌握还不过全面，实验设计过程中遇到很多困难。
经过自己的努力，对74LS283加法器有了进一步的了解。
2、实验对于组合逻辑电路的设计能力的考验很重视，通过实验可以加强这方面的能力。
3、在做加法时，易忽略进位端对实验结果的影响，需注意。
4、在做减法时，对于二进制码转化为对应的补码的组合逻辑电路的设计尤为重要。
另外，如果可以考虑到符号位就更好了！。