开题报告—基于vhdl的简易计算器的设计

简易计算器开题报告

简易计算器开题报告简易计算器开题报告一、引言计算器是一种广泛应用于日常生活和工作中的工具，它能够帮助人们进行简单的数学运算。

然而，随着科技的不断进步，计算器也发生了很大的改变。

在这个数字化时代，我们可以看到各种各样的高级计算器和手机应用程序，它们提供了更多的功能和更方便的使用体验。

然而，对于一些特定的场景和需求，简易计算器仍然具有一定的优势。

本文将探讨开发一款简易计算器的可行性和必要性。

二、背景分析1. 简易计算器的定义简易计算器是一种功能简单、操作便捷的计算工具，通常只包含基本的四则运算和一些常用函数。

它的界面简洁明了，适合快速计算和简单操作。

2. 现有计算器的不足尽管现有的高级计算器和手机应用程序提供了更多的功能和更方便的使用体验，但在某些情况下，它们可能过于复杂，不适合快速计算。

例如，在一些会计、商务、教育等场景中，人们更倾向于使用简单的计算器进行基本运算，以提高工作效率。

3. 简易计算器的优势简易计算器相对于高级计算器和手机应用程序而言，具有以下优势：- 操作简单：简易计算器通常只有几个按键，界面简洁明了，使用起来非常方便。

- 快速计算：简易计算器专注于基本运算，因此在处理简单的数学运算时更加迅速。

- 便携性：简易计算器体积小巧，便于携带，随时随地使用。

三、开发目标基于上述背景分析，我们的开发目标是设计和开发一款简易计算器，以满足以下需求：1. 提供基本的四则运算功能，包括加、减、乘、除。

2. 支持一些常用函数，如开方、求平方、求倒数等。

3. 界面简洁明了，操作简单方便。

4. 提供快速计算的能力，以提高工作效率。

5. 考虑到便携性，计划将其设计为小巧的手持设备。

四、技术实现1. 硬件需求为了实现简易计算器的开发目标，需要以下硬件设备：- 微处理器：选择一款适合嵌入式系统的微处理器，例如ARM Cortex-M系列。

- 显示屏：选用一款小巧而清晰的显示屏，以方便用户查看计算结果。

- 按键：设计合适的按键布局，以支持用户输入数字和操作符。

电子信息工程基于VHDL的100进制计数器报告

目录一、设计要求--------------------------------------------------------------------------------二、设计目的--------------------------------------------------------------------------------三、设计方案--------------------------------------------------------------------------------四、设计原理---------------------------------------------------------------------------------五、硬件要求---------------------------------------------------------------------------------六、调试与问题疑点------------------------------------------------------------------------七、设计步骤----------------------------------------------------------------------------------八、体会、对设计工作的总结与展望---------------------------------------------------- 一、设计要求（1）设计带计数允许和复位输入的100进制计数器，要求完成顶层电路图和底层VHDL文件；（2）进行功能仿真；（3）下载并验证计数器功能；（4）按上述步骤设计100进制计数器；（5）为上述设计建立元件符号。

二、设计目的（1）设计一个带计数允许和复位端的100进制计数器。

VHDL设计FPGA数字系统：计算器.docx

本次通过对加减法计算器数字系统的设计，为更复杂的计算器数字系统的实现提供基础。
1.3文章小结
本章介绍这几世纪以来的计算器发展，还有本次设计的研究任务，为后续的设计打下基础。
第二章项目基础
2.1软件与硬件介绍
2.1.1 EDA
电子设计自动化（英语：Electronic design automation，缩写：EDA）即电子设计自动化技术，是利用计算机工作平台，从事电子系统和电路设计的一项技术[3]。
硬件描述语言HDL (Hardware Description Language )是一种用于设计硬件电子系统的计算机语言，它用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，与传统的门级描述方式相比，它更适合大规模系统的设计[4]。
2.1.2 EDA的特点及发展
现在人类社会已经步入了信息时代，各种各样的信息技术在我们的生活当中发挥着越来越重要的作用。信息时代的高速发展离不开电子设计技术的发展和相关电子产品的进步，而他们的核心就是EDA技术。
This design studied Digital System is composed of added and subtracted of module to complete, including the keyboard input module, decoding module, calculate the main control module and a digital tube display module. When the keyboard input signal passes through these modules, complete data display computing requirements. This calculation control system Math four computing module is the core.

实验4计数器的VHDL设计

实验4 计数器的VHDL 设计1 ．实验目的( l ）掌握VHDL描述同步与异步计数器的方法。

( 2 ）学习使用VHDL进行时序逻辑电路的设计。

( 3 ）掌握用QuartusⅡ且进行文本输入，进行电路设计、编译和仿真。

( 4 ）掌握用QuartusⅡ进行层次型电路设计的方法。

( 5 ）学习利用真值表编写VHDL程序。

( 6 ）学习使用RTL工具观察电路图。

2 ．实验仪器设备( 1 ) PC一台。

( 2 ) QuartusⅡ开发软件一套。

( 3 ) EDA技术实验开发系统一套。

3 ．实验要求( 1 ）预习同步与异步计数器的相关内容。

( 2 ）用VHDL方式完成计数器电路设计。

( 3 ）完成计数器电路的仿真。

( 4 ）下载电路到EDA实验系统验证结果。

4 ．实验任务l ）同步4位二进制计数器的VHDL设计( 1 ）实验原理。

计数器的逻辑功能用来记忆时钟脉冲的具体个数，通常计数器能记忆时钟的最大数目M 称为计数器的模，即计数器的范围是0--M - 1 或M -1 -- 0 基本原理是将几个触发器按照一定的顺序连接起来，然后根据触发器的组合状态按照一定的计数规律随着时钟脉冲的变化记忆时钟脉冲的个数。

按照计数器各个触发器的时钟是否同步分为同步计数器和异步计数器。

表11.1是同步4位二进制计数器的真值表。

( 2 ）同步4位二进制计数器VHDL程序。

同步4位二进制计数器的电路符号如图11.15所示。

其中，clk为时钟信号输入端，s为预置初值使能端，高电平有效，r 为清零端，高电平有效，en为计数使能端，高电平有效，d为预置计数器初值，q为计数输出端，co为进位信号输出端，当计数器计数满16 时产生一个进位位。

同步4位二进制计数器VHDL程序：( 3 ）同步4位二进制计数器的电路仿真波形图如图11.16所示。

RTL电路如图11.17所示。

根据波形图可知，该同步计数器符合设计要求。

从RTL电路中发现触发器的时钟信号是由CLK同时给定的，符合同步电路要求。

基于VHDL语言的乘法器的设计

利用VHDL設計乘法器Implement of Multiplier by Using VHDL許地申Dih-Shen Hsu中華技術學院電機系副教授Associate ProfessorDepartment of Electrical EngineeringChina Institute of Technology摘要在計算機結構裡加，減，乘，除是常被用到的運算，本文提出以非常高速積體電路硬體描述語言(VHDL)來描述硬體，說明如何將兩個運算元作相乘的運算。

我們首先以無號數整數做乘法運算來說明其原理，設計其電路結構。

其實在VHDL 程式中，我們更可以載入STD_LOGIC_ARITH與STD_LOGIC_UNSIGNED元件盒之後，直接進行乘法運算，既簡單又容易擴充。

最後，我們將以4-bit X 4-bit 的例子來做電路描述、電路合成、電路模擬並以七段顯示器將其結果顯示出來。

關鍵字：非常高速積體電路硬體描述語言、電路描述、電路合成、電路模擬AbstractWe have known operation that perform addition, subtraction, multiplication, and division. In this paper we are presented primarily to describe hardware using by VHDL. We can explain how multiplication may be performed for two operand. Multiplication of unsigned numbers illustrates the main issues involved in the design of multiplier circuit. In fact, after the STD_LOGIC_ARITH and STD_LOGIC_UNSIGNED packages were added to the VHDL program, it became not only simple but also easy to extended. Next, consider a 4 x 4 example to circuit description, circuit synthesis, and circuit simulation by using VHDL. Finally, this approach can also be displayed by 7-segment.Keyword : VHDL , circuit description , circuit synthesis, circuit simulation壹.簡介VHDL是Very High Speed Integrated Circuit Hardware Description Language 的英文縮寫。

用VHDL实现计算器

谢谢观看！
then in3:=in1/in2; t<=in3; end if; end process p1111;
--'*'
p111:process(t) begin case t is when 0=>g<="11111100";--0 when 1=>g<="01100000";--1 when 2=>g<="11011010";--2 when 3=>g<="11110010";--3 when 4=>g<="01100110";--4 when 5=>g<="10110110";--5 when 6=>g<="10111110";--6 when 7=>g<="11100000";--7 when 8=>g<="11111110";--8 when 9=>g<="11110110";--9 when others=>t<="00000010";--错 end case; end process p111;
程序源码
--库的引用 LIBRARY IEEE; --USE IEEE.std_logic_arith.ALL; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; --use ieee.numeric_bit.all;
--实体声明 entity adder is port( d0,d1,d2,d3,d4,d5,d6,d7,d8,d9,d10,d11,d12,d13,d

(VHDL实验报告)模值12计数器、分频器的设计

电子科技大学成都学院学院指导教师模值12计数器，分频器设计二、实验目的1、了解二进制计数器的工作原理。

2、时钟在编程过程中的作用。

3、学习数控分频器的设计、分析和测试方法。

4、了解和掌握分频电路实现的方法。

5、掌握EDA技术的层次化设计方法。

三、实验原理（1）二进制计数器中应用最多、功能最全的计数器之一，含异步清零和同步使能的加法计数器的具体工作过程如下：在时钟上升沿的情况下，检测使能端是否允许计数，如果允许计数（定义使能端高电平有效）则开始计数，否则一直检测使能端信号。

在计数过程中再检测复位信号是否有效（低电平有效），当复位信号起作用时，使计数值清零，继续进行检测和计数。

其工作时序如下图所示：（2）数控分频器的功能就是当输入端给定不同的输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器来设计完成的，方法是将计数溢出位与预置数加载输入信号相接得到。

（1）“模值12计数器的设计”的实验要求完成的任务是在时钟信号的作用下，通过使能端和复位信号来完成加法计数器的计数。

实验中时钟信号使用数字时钟源模块的1HZ信号，用一位拨动开关K1表示使能端信号，用复位开关S1表示复位信号，用LED模块的LED1～LED4来表示计数的二进制结果。

实验L ED 亮表示对应的位为‘1’，LED灭表示对应的位为‘0’。

通过输入不同的值模拟计数器的工作时序，观察计数的结果。

实验箱中的拨动开关、与FPGA 的接口电路，LED 灯与FPGA 的接口电路以及拨动开关、LED 与F PGA 的管脚连接在实验一中都做了详细说明，这里不在赘述。

数字时钟信号模块的电路原理如下图所示，其时钟输出与F PGA 的管脚连接表如下图所示：信号名称对应FPGA 管脚名说明DIGITAL-CLK C13 数字时钟信号送至FPGA 的C13按键开关模块的电路原理如下图所示：按键开关的输出与F PGA 的管脚连接表如下图所示：五、实验步骤（一）模值12计数器的设计1、建立工程文件1）运行QUARTUSII 软件。

基于VHDL的计数器及数码显示器

北华航天工业学院《EDA技术综合设计》课程设计报告报告题目：基于VHDL的计数器及数码显示器作者所在系部：电子工程系作者所在专业：自动化作者所在班级：B08221作者姓名：刘承东指导教师姓名：崔瑞雪完成时间：2010-11-29内容摘要计数器要求在一个数码管上可以显示十进制加法计数功能，在另一个数码管上线数十二进制加法计数功能。

并且在另两个数码管上显示十六进制可逆计数器功能，最后用两个数码管显示六十进制加法计数功能。

共用到六个数码管。

因此要完成抢答器的逻辑功能，该电路至少应包括译码模块、计数模块、数码显示。

关键词：EDA、可编程逻辑器件、计数器、显示器目录一概述 (1)二方案设计与论证 (1)三程序设计流程图 (2)四单元电路设计 (3)3.1. 数据选择器设计 (3)3.2 计数模块的设计 (4)3.3 译码器模块的设计 (10)3.4 主电路连线图 (11)四器件编程与下载 (11)五实验设备 (11)六心得体会 (11)七参考文献 (12)课程设计任务书一、概述抢答器的逻辑结构较简单，它主要由十进制加法计数模块、十二进制加法计数模块、十六进制可逆计数模块、六十进制加法计数模块与数据选择模块和译码模块组成。

在整个计数器中最关键的是如何实现各个模块的计数。

除此之外，各个计数器还需有一个使能信号和一个归零信号，以便计数器能实现计数和停止。

特别的是十进制计数器需要有一个进位。

显示时需要六个数码管。

二、方案设计与论证将该任务分成六个模块进行设计，分别为：十进制加法计数模块、十二进制加法计数模块、十六进制可逆计数模块、六十进制加法计数模块、译码模块、数据选择模。

1、计数模块：在这六个个模块中主要实现计数功能，；使能端en；抢计数器报时钟信号clk；系统复位信号rst；。

注意的是十进制计数器中需要添加一个进位信号c2、译码模块：在这个模块中主要实现计数过程中将BCD码转换成7段的功能。

3、数据选择模块在这个模块中主要实现计数过程中的数据输入功能，输入信号才c10[3..0]、c12[3..0]、c16[6..0]；c60[6..0]计数输出信号sel；数据输出信号daout；计数脉冲clk，实现c10、c12、c16 、c60按脉冲轮流选通，在数码管上显示。

VHDL实现简易计算器

library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity calculator isPort(clr,clk,dent,ch,set :in std_logic;add,sub,mul,div :in std_logic;outrange,minus :out logic;led1: out std_logic_vector(6 downto 0);led2: out std_logic_vector(6 downto 0);led3: out std_logic_vector(6 downto 0);led4: out std_logic_vector(6 downto 0);end calculator;architecture Behavioral of calculator issignal sec_1_10,sec1 :std_logic;signal get,minus_sig :integer range 0 to 3;signal choose : integer range 0 to 5;signal chose : integer range 0 to 7;signal L2,LL2,LLL2,LLLL2 : integer range 0 to 10; signal L1,LL1,LLL1,LLLL1: integer range 0 to 10; signal L,LL,LLL,LLLL : integer range 0 to 10;signal nn : integer range 0 to 9999;signal bi : integer range 0 to 20000;begin分频模块process(clr,clk)variable c: integer range 0 to 10;beginif clr=‘0’ then c:=0;elsif rising_edge(clk) thenif c<10 then c:=c+1;else c:=0;end if;end if;if c>5 then sec1<=‘1’;else sec1<=‘0’;end if;end process;process(clr,clk)variable c : integer range 0 to 3200000; beginif clr=‘0’ then c:=0;elsif rising_edge(clk) thenif c<3200000 then c:=c+1;else c:=1;end if;end if;if c>1600000 then sec_1_10<=‘1’;else sec_1_10<=‘0’;end if;end process;键控模块process (sec_1_10,clr,mul,div,sub,add,set) variable cc,dd : std_logic;variable p,pp : integer range 0 to 3;variable c : integer range 0 to 5;variable m : integer range 0 to 7;variable d,e,f,g : integer range 0 to 9;variable ee : integer range 0 to 90;variable ff : integer range 0 to 900;variable gg : integer range 0 to 9000;beginif clr=‘0’ or ((mul=‘0’ or div=‘0’ or sub=‘0’ or add=‘0’)and set=‘1’ and ch=‘1’)then c:=0; d:=0; e:=0; f:=0; g:=0;ee:=0; ff:=0; gg:=0; m:=0; p:=0; cc:=0; dd:=0;pp:=0;elsif rising_edge(sec_1_10) thenif dent=‘1’ thenif m<7 then m:=m+1;else m:=7;end if;elsif set=‘0’ and add=‘0’ then dd:=‘1’;elsif dd=‘1’ thenif pp<3 then pp:=pp+1;else pp:=0;dd:=‘0’;end if;elsif div=‘0’and set=‘0’ then cc:=‘1’;elsif cc=‘1’ thenif p<3 then p:=p+1;else p:=3;cc:=‘0’;end if;elsif ch=‘0’ thenif c<5 then c:=c+1;else c:=1;end if;elsif c=2 and set=‘0’thenif d<9 then d:=d+1;else d:=0;end if;elsif c=3 and set=‘0’thenif e<9 then e:=e+1;ee:=ee+10;else e:=0;ee:=0;end if;elsif c=4 and set=‘0’thenif f<9 then f:=f+1;ff:=ff+100;else f:=0;ff:=0;end if;elsif c=5 and set=‘0’thenif g<9 then g:=g+1;gg:=gg+1000;else g:=0;gg:=0;end if;else null;end if;end if;choose<=c;L1<=d;LL1<=e; LLL1<=f; LLLLL1<=g; nn<=d+ee+ff+gg;chose<=m;get<=p;minus_sig<=pp; end process;运算及存储模块process (clr,sec1,bi)variable min mmin : std_logic;variable ad,sb,mu,dv :std_logic_vector(1 downto 0);variable c,d, f,g,m : integer range 0 to 20000;beginif clr=‘0’ then min:=‘1’; c:=0; d:=0; f:=0; g:=0;bi<=0;sb:=“00”;ad :=“00”;mu :=“00”; dv:=“00”;outrange <=‘1’;elsif rising_edge(sec1) thenif set=‘0’ and mul=‘0’then mmin:=min;if ad :=“00”and sb :=“00”and mu:=“00” and dv:=“00” then m:=nn; else m:=bi;end if;elsif set=‘0’ and div=‘0’ then bi<=m;d:=m;min:=mmin;ad:=“10”；elsif minus_sig=3 then min:=not(min);elsif sub=‘0’ and set=‘1’ then sb:=“01”;ad :=“00”;mu :=“00”; dv:=“00”;elsif add=‘0’ and set=‘1’ then ad:=“01”;sb :=“00”;mu :=“00”; dv:=“00”;elsif mul=‘0’ and set=‘1’ then mu:=“01”;ad :=“00”;sb :=“00”; dv:=“00”;f:=0;g:=0;elsif div=‘0’ and set=‘1’ then dv:=“01”;ad :=“00”;sb :=“00”; mu:=“00”;f:=0;elsif dent=‘0’ and ad=“00” and sb=“00” and mu=“00”and dv=“00”then d：=nn;bi<=nn;elsif (ad=“10” or sb=“10” or mu=“10” or dv=“10”) and dent=‘0’then d:=bi;elsif sb=“10” and dent=‘1’ then c:=nn;if min=‘1’ then sb:=“10”；if d>=c then d:=d-c;bi<=d;else min:=‘0’;bi<=c-d;end if;elsif (c+d)<10000 then sb:=“10”；bi<=(c+d); else outrange<=‘0’；bi<=0;end if;elsif ad=“01” and dent=‘1’then c:=nn;if min=‘1’then ad:=“10”；if (c+d)<10000 then d：=（c+d）；bi<=d;else outrange<=‘0’；bi<=0;end if;elsif c<d then bi<=d-c;ad:=“10”;else min:=‘1’；bi<=c-d;ad:=“10”；end if;elsif mu=“01” and dent=‘1’ then c:=nn;if c=0 or d=0 then bi<=0;elsif f<c then g:=g+d;if g>9999 then bi<=0;outrange<=‘0’;else f:=f+1;end if;else bi<=g; mu:=“10”；end if;elsif dv=“01” and dent=‘1’ then c:=nn;if c=0 then bi<=0;outrange<=‘0’；elsif c=1 then bi<=d;elsif d>=c thenif f<20000 then d:=d-c;f:=f+1;else null;end if;elsif d<c/2 then bi<=f;dv:=“10”；else bi<=f+1；dv:=“10”；end if;else null;end if;end if;minus<=min;end process;process(get,sec1,clr,mul,div,sub,add,bi,set)variable cc,dd,ee :integer range 0 to 10;variable bb :integer range 0 to 20000;beginif clr=‘0’ or ((mul=‘0’ or div=‘0’ or sub=‘0’or add=‘0’) and set=‘1’ and ch=‘1’) or get=1then cc:=0; dd:=0; ee:=0; bb:=0;elsif rising_edge(sec1) thenif chose=5 or get=2 then bb:=bi;elsif bb>999 then cc:=cc+1;bb:=bb-1000;elsif bb>99 then dd:=dd+1;bb:=bb-100;elsif bb>9 then ee:=ee+1;bb:=bb-10;elsif ee=0 and dd=0 and cc=0 then L2<=bb;LL2<=10;LLL2<=10;LLLL2<=10;elsif dd=0 and cc=0 then L2<=bb;LL2<=ee;LLL2<=10;LLLL2<=10;elsif cc=0 then L2<=bb;LL2<=ee;LLL2<=dd;LLLL2<=10;else L2<=bb;LL2<=ee;LLL2<=dd;LLLL2<=cc;end if;end if;end process;译码显示电路process (get,chose,sec_1_10,L1,LL1,LLL1,LLLL1,choose,L2,LL2,LLL2,LLLL2) beginif chose=7 or get=3 then L<=L2; LL<=LL2; LLL<=LLL2; LLLL<=LLLL2;elsif sec_1_10=‘1’ then L<=L1; LL<=LL1; LLL<=LLL1; LLLL<=LLLL1;elsif chose=2 then L<=10; LL<=LL1; LLL<=LLL1; LLLL<=LLLL1;elsif chose=3 then L<=L1; LL<=10; LLL<=LLL1; LLLL<=LLLL1;elsif chose=4 then L<=L1; LL<=LL1; LLL<=10; LLLL<=LLLL1;elsif chose=5 then L<=L1; LL<=LL1; LLL<=LLL1; LLLL<=10;else L<=L1; LL<=LL1; LLL<=LLL1; LLLL<=LLLL1;end if;end process;led_1:process(L)beginif L=0 then led1<=“0000001”;elsif L=1 then led1<=“1001111”;elsif L=2 then led1<=“0010010”;elsif L=3 then led1<=“0000110”;elsif L=4 then led1<=“1001100”;elsif L=5 then led1<=“0100100”;elsif L=6 then led1<=“0100000”;elsif L=7 then led1<=“0001111”;elsif L=8 then led1<=“0000000”;elsif L=9 then led1<=“0000100”;else led1<=“1111111”;end if;end process;led_21:process(LL)beginif LL=0 then led2<=“0000001”; elsif LL=1 then led2<=“1001111”; elsif LL=2 then led2<=“0010010”; elsif LL=3 then led2<=“0000110”; elsif LL=4 then led2<=“1001100”; elsif LL=5 then led2<=“0100100”; elsif LL=6 then led2<=“0100000”; elsif LL=7 then led1<=“0001111”; elsif LL=8 then led2<=“0000000”; elsif LL=9 then led2<=“0000100”; else led2<=“1111111”;end if;end process;led_3:process(LLL)beginif LLL=0 then led3<=“0000001”; elsif LLL=1 then led3<=“1001111”; elsif LLL=2 then led3<=“0010010”; elsif LLL=3 then led3<=“0000110”; elsif LLL=4 then led3<=“1001100”; elsif LLL=5 then led3<=“0100100”; elsif LLL=6 then led3<=“0100000”; elsif LLL=7 then led3<=“0001111”; elsif LLL=8 then led3<=“0000000”; elsif LLL=9 then led3<=“0000100”; else led3<=“1111111”;end if;end process;led_4:process(LLLL)beginif LLLL=0 then led4<=“0000001”; elsif LLLL=1 then led4<=“1001111”; elsif LLLL=2 then led4<=“0010010”; elsif LLLL=3 then led4<=“0000110”; elsif LLLL=4 then led4<=“1001100”; elsif LLLL=5 then led4<=“0100100”; elsif LLLL=6 then led4<=“0100000”; elsif LLLL=7 then led4<=“0001111”; elsif LLLL=8 then led4<=“0000000”; elsif LLLL=9 then led4<=“0000100”; else led4<=“1111111”;end if;end process;end Behaviral;。

vhdl课程设计设计模为 4、8、12、16的可变计数器实验报告总结

VHDL课程设计 - 可变计数器实验报告总结
一、设计概述
本课程设计的主要目标是设计并实现一个可变计数器，其模（Modulo）值可以在4、8、12、16之间进行选择。

计数器采用VHDL编程语言进行描述，并在FPGA开发板上进行测试验证。

二、设计实现
1. 硬件平台：我们选择了Xilinx的FPGA开发板作为硬件平台，它具有丰富的I/O资源和足够的逻辑单元，可以满足我们的设计需求。

2. VHDL编程：我们采用VHDL语言进行编程，实现了模4、模8、模12和模16的可变计数器。

通过选择不同的计数模式，计数器的模值可以在4、8、12、16之间进行切换。

3. 测试与验证：为了验证计数器的功能，我们编写了测试平台，并通过仿真和实际硬件测试对计数器进行了全面的测试。

三、实验结果与分析
1. 实验结果：通过仿真和实际硬件测试，我们验证了计数器的
功能正确性。

在不同的模值下，计数器都能正确地进行计数操作，并且在达到模值后能正确地回绕到0。

2. 结果分析：实验结果表明，我们的VHDL编程和FPGA开发技能得到了很好的应用和提升。

同时，通过这次课程设计，我们更深入地理解了可变计数器的设计和实现原理，提高了我们的硬件设计能力。

四、总结与展望
本次课程设计让我们深入了解了VHDL编程语言和FPGA开发技术，提高了我们的硬件设计能力。

通过实际的设计和测试，我们成功地实现了一个可变模值的计数器，达到了课程设计的要求。

在未来的学习和工作中，我们将继续深入学习FPGA设计和VHDL编程，不断提高自己的硬件设计能力。

同时，我们也期待将这种技术应用于更多的实际项目中，为工程实践做出贡献。

太原理工大学 EDA实验 VHDL方式设计4位加法计数器

本科实验报告课程名称：CPLD/FPGA应用设计实验名称： VHDL方式设计4位加法计数器实验二VHDL方式设计4位加法计数器一、实验目的1、学习时序电路的VHDL描述方法。

2、掌握时序进程中同步、异步控制信号的设计。

3、熟悉EDA的仿真分析和硬件测试技术。

二、实验原理设计一个含计数使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号ENA为“1”时，加法计数，COUT为计数进位输出，OUTY为计数输出。

三、实验仪器Windows xp操作系统；ispDesignEXPERT System软件；1016E开发板。

四、实验任务1、编写4位二进制加法计数器的VHDL程序。

2、在ispDesignEXPERT System上对编码器进行仿真。

3、将输入引脚连接到拨码开关，时钟输入锁定到相应频率的时钟信号，输出连接到发光二极管，下载后在实验板上验证其功能，记录实验结果。

五、实验步骤1、VHDL文本编辑在MUX+PLUS集成环境下，执行“file”中的“new”命令，弹出编辑文本类型的对话框，选择“text edior file”后单击“OK”。

先采用VHDL文本输入设计法实现4位二进制加法计数器的数字逻辑电路，并将文件cnt4.vhd保存到创建的目录下。

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt4 isport(clk : in std_logic;rst : in std_logic;ena : in std_logic;outy :out std_logic_vector(3 downto 0);cout :out std_logic);end cnt4;architecture behav of cnt4 issignal cqi : std_logic_vector(3 downto 0);beginp_reg : process(clk,rst,ena)beginif rst ='1'then cqi <="0000";elsif clk'event and clk ='1'thenif ena='1' thencqi<=cqi+1;end if;end if;outy <= cqi;end process p_reg;cout <=cqi(0) and cqi(1) and cqi(2) and cqi(3);end behav;2、编译文件对cnt4.vhd设计文件进行编译，进而实现四位同步二进制加法计数器的数字逻辑电路3、功能时序仿真4位加法计数器功能仿真图4位加法计数器时序仿真图4、引脚锁定5、器件适配在ispDesignEXPERT System Project Navigator主窗口中选中左侧的ispLSI1016E器件，双击右侧的Compile Design选项，进行器件适配。

实验五四位二进制加法计数器VHDL设计

实验五四位二进制加法计数器VHDL设计一、实验目的：进一步掌握引脚锁定、硬件下载及芯片测试方法。

掌握开发板的使用。

二、实验仪器：PC机，FPGA开发板，万用表，接线若干。

三、实验内容：1、设计内容如下两张图所示：2、注意开关如处在常态，输出值为‘1’；按下开关的输出值为‘0’。

完成上面的设计，并下载观察实验现象。

开关有抖动吗？3、将20MHz 的输入频率，分频后作为计数器的时钟。

设计电路，并下载观察实验现象。

4、管脚锁定及下载的方法如5～9。

5、选定器件。

点击QuartusII菜单Assignments下的“Device”，出现选择器件系列及器件型号选择窗口。

按照实验中所给的器件型号选择器件系列及器件型号。

（请按照开发板上实际的芯片选择芯片系列，以及芯片型号）选好器件后，重新全程编译。

6、查找管脚号。

观察开发板和外围电路。

确认电路的连接方法。

观察CLK 的管脚号，并记录。

确定数码管所接的端口，记录管脚号。

7、锁定管脚。

选择菜单Assignments下的Pins出现下图。

在Location下选择对应管脚的管脚号。

将CLK锁定在开发板规定的管脚号上。

将输出端锁定在所选定的管脚号上。

所有的引脚锁定后，再次全程编译。

8、在菜单菜单Tools下选择programmer打开编程窗口，观察箭头所指的信息。

如果显示“No Hardware”，点击左边的“Hardware Setup”，双击USB-Blaster。

如下图所示。

点击“Close”，关闭上面的窗口。

此时QUARTUSII的窗口应该为：选中Program/Configure下方的框（出现勾）。

点击左边的“Start”，开始下载。

当显示100%时，下载成功。

9、硬件测试。

观察实验现象。

适当进行操作，实验现象又是什么？四、实验报告要求：1.写出你实验时的芯片系列及芯片型号2.实验箱连接在PC机的什么口上？3.简要说明实验过程中遇到的问题，及解决方法。

实验3 基于VHDL的计数器设计

（6）、仿真器参数设置。
选择菜单Processing→Simulator Tool，打开仿真参数设置窗口。在Simulation mode项内可以选择使用时序仿真（Timing）或者功能仿真（Function）。在Simulation input项，通过单击按钮 “…”选择需要仿真的文件cnt.vwf。然后单击Start进行仿真。
实验步骤与结果： 1、新建工程cnt，放置于D:\CNT。 2、新建VHDL源文件。选择 File→New→Design Files→VHDL File。在打开的窗口中编辑VHDL源程序。保存于同一文件夹下。
保存的文件名必须与实体名一致，后缀名是.vhd！实体名是cnt（关键词entity后），因此保存的文件名应是cnt.vhd
5.仿真
通过编译后，必须对工程的功能和时序性质进行仿真测试，以了解设计结果是否满足设计要求。
（1）、新建波形文件。File→New→Vector Waveform File。（2）、设置仿真时间。Edit→End Time。
（3）、添加仿真信号。在进行仿真之前，必须添加仿真信号，即仿真中的激励和所要观察的信号。添加仿真信号的方法有很多，如：通过Edit→Insert→Insert Node or Bus菜单命令打开 Insert Node or Bus 窗口。然后选择Node Finder按钮打开
实验3 基于VHDL的计数器设计
实验目的（1）、掌握VHDL语言基本结构。（2）、掌握顺序描述语句IF的使用方法。（3）、掌握时序电路的设计方法，了解信号同步与异步的概念与区别。（4）、掌握不同要求计数器的设计方法（5）、学习使用RTL观察器。
实验内容与要求：设计一个含异步清零和同步使能的4位二进制加法计数器。记满“1111”后，进位端输出高电平‘1’。完成波形仿真和硬件验证。

数字逻辑与数字系统课程设计简单计算器

简单计算器一、设计分析1、功能描述设计一个简单0-9数之间的加、减、乘法运算的计算器，，输入和输出均可以显示在数码管上。

2、实现工具1、用VHDL 语言文本形式输入；2、maxplusII行语言编写时序仿真和综合。

二、设计思想采用自顶向下的设计方式，分层进行设计。

设计分为五个模块进行；计算器模块、八位二进制数转化成8421BCD码模块，四选一数据选择器模块，七段显示译码器模块、模4计数器模块、模8计数器块、3—8译码器块。

顶层设计可以完全独立于目标器件芯片物理结构的硬件描述语言。

使用VHDL模型在所综合级别上对硬件设计进行说明、建模和仿真。

1、顶层原原理框图2、具体实现1、计算器模块、2、八位二进制数转化成8421BCD码模块3、四选一数据选择器模块4、七段显示译码器模块5、模4计数器模块6、模8计数器块7、3—8译码器块三、设计过程1、建立工程建立一个Project，命名为jiandanjisuanqi。

将各个模块生成的文件放在同一个文件夹下。

2、文本输入将各个模块的VHDL代码输入，保存并综合。

3、仿真建立各个模块的gdf图，设置输入波形并仿真。

4、顶层原理图输入利用各个模块生成的sym文件建立顶层原理图，编译并仿真。

5、硬件实现实验室提供的器件为FLEX10K，型号为EPF10K10LC84-4，将文件下载到器件当中，在实验箱中进行模拟。

四、整体框图五、VHDL部分代码及说明1、计算器模块、library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jisuanqi isPort (a,b: in STD_LOGIC_VECTOR (3 downto 0);sel:in STD_LOGIC_VECTOR (1 downto 0); -----加减乘控制端s: out STD_LOGIC_VECTOR (7 downto 0));end jisuanqi;architecture Behavioral of jisuanqi issignal q1 ,q2: STD_LOGIC_VECTOR (3 downto 0);signal q3: STD_LOGIC_VECTOR (7 downto 0);signal q4: STD_LOGIC_VECTOR (1 downto 0);beginq1<=a;q2<=b;q4<=sel;process(q4,q3)begincase q4 iswhen "00" => ----加减乘算法q3<=q1+q2;s<=q3;when "01" =>if(q1>q2)thenq3<= q1-q2;s<=q3;elseq3<=q2-q1;s<=q3;end if;when "10"=>q3<=q1*q2;s<=q3;when "11"=>q3<=q1*q2;s<=q3;when others=>q3<="00000000";s<=q3;end case;end process;end Behavioral;2、八位二进制数转化成8421BCD码模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity bcd isPort (s : in STD_LOGIC_VECTOR (7 downto 0);a : out STD_LOGIC_VECTOR (3 downto 0);b : out STD_LOGIC_VECTOR (3 downto 0));end bcd;architecture Behavioral of bcd issignal q0: STD_LOGIC_VECTOR (7 downto 0);signal q1: STD_LOGIC_VECTOR (3 downto 0);signal q2: STD_LOGIC_VECTOR (3 downto 0);beginprocess(s)beginq0<=s;case q0 is ----把八位二进制数转化为8421BCD码when"00000000"=>q1<="0000";q2<="0000";when"00000001"=>q1<="0000";q2<="0001";when"00000010"=>q1<="0000";q2<="0010";when"00000011"=>…………………………….3、四选一数据选择器模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity mux4_1 isport(d0,d1,d2,d3 :in std_logic_vector(3 downto 0);q :out std_logic_vector(3 downto 0);sel :in std_logic_vector(1 downto 0) );end mux4_1;architecture rtl of mux4_1 isbeginprocess(sel)begin ------实现从四个数据中选择一个出来if(sel = "00") thenq<=d0;elsif(sel = "01")thenq<=d1;elsif(sel = "10")thenq<=d2;elsif(sel = "11")thenq<=d3;end if;end process;end rtl;4、七段显示译码器模块library ieee;use ieee.std_logic_1164.all;entity bcd_7dis isport (bcdm: in std_logic_vector(3 downto 0);a,b,c,d,e,f,g : out std_logic);end bcd_7dis;architecture art of bcd_7dis issignal w : std_logic_vector(6 downto 0);beginprocess(bcdm)begina<=w(6);b<=w(5);c<=w(4);d<=w(3);e<=w(2);f<=w(1);g<=w(0);case bcdm is -----实现8421码转化为2进制码的转换when "0000" =>w<="1111110";when "0001" =>w<="0110000";when "0010" =>w<="1101101";when "0011" =>w<="1111001";when "0100" =>w<="0110011";when "0101" =>w<="1011011";when "0110" =>w<="1011111";when "0111" =>w<="1110000";when "1000" =>w<="1111111";when "1001" =>w<="1111011";when "1100" =>w<="0000001";when others =>w<="0000000";end case;end process;end art;5、模4计数器模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity mo4 isport(q :out std_logic_vector(1 downto 0);clk :in std_logic);end mo4;architecture rtl of mo4 issignal qcl : std_logic_vector(1 downto 0);beginprocess(clk)begin ----实现模为4的计数if(clk'event and clk = '1')thenif(qcl = "11")thenqcl <= "00";elseqcl <= qcl + '1';end if;end if;q <= qcl;end process;end rtl;6、模8计数器块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count_8 isport( clk:in std_logic;ql :out std_logic_vector(2 downto 0));end count_8;architecture rt1 of count_8 issignal qcl:std_logic_vector(2 downto 0);beginprocess(clk)begin ---- 实现模8的计数if(clk'event and clk='1') thenif (qcl="111") thenqcl<="000";elseqcl<=qcl+'1';end if;end if;ql<=qcl;end process;end rt1;7、3—8译码器块library ieee;use ieee.std_logic_1164.all;entity decode3_8 isport(d :in std_logic_vector(2 downto 0);y :out std_logic_vector(7 downto 0));end decode3_8 ;architecture rt1 of decode3_8 isbeginprocess(d)begincase d is ------实现3对8的译码when "000"=>y<="10000000";when "001"=>y<="01000000";when "010"=>y<="00100000";when "011"=>y<="00010000";when others=>y<="00000000";end case;end process;end rt1;六、各模块仿真结果1、计算器模块2、八位二进制数转化成8421BCD码模块3.、四选一数据选择器模块4、七段显示译码器模块5、模4计数器模块6、模8计数器块7、3—8译码器块8、整体仿真七、管脚锁定及硬件实现1、管脚锁定2、文件下载将文件下载完后在硬件实验箱中进行仿真检查。

vhdl计数器实验报告

vhdl计数器实验报告《VHDL计数器实验报告》摘要：本实验利用VHDL语言设计了一个简单的计数器电路，并通过FPGA实现了该计数器。

实验结果表明，VHDL计数器能够准确地实现计数功能，具有较高的稳定性和可靠性。

引言：计数器是数字电路中常见的一种基本电路，用于实现对输入信号的计数和统计。

在本次实验中，我们利用VHDL语言设计了一个简单的计数器电路，并通过FPGA实现了该计数器。

本实验旨在通过实际操作和观察，加深对VHDL语言和计数器电路的理解，提高实验者的实际动手能力和问题解决能力。

实验内容：1. VHDL语言设计计数器电路2. 在FPGA上实现计数器电路3. 调试和测试计数器电路实验步骤：1. 设计计数器电路的VHDL代码，包括计数器的输入输出端口、计数器的计数规则和状态转换规则等。

2. 将VHDL代码综合成逻辑门电路，并下载到FPGA开发板上。

3. 运行FPGA开发板，观察计数器电路的工作情况，调试和测试计数器电路。

实验结果：经过实验，我们成功设计了一个简单的4位二进制计数器，能够准确地实现计数功能。

在FPGA开发板上实现该计数器电路后，我们观察到计数器能够按照预期的规则进行计数，并且在每个计数值上能够稳定地输出正确的结果。

在不同的输入条件下，计数器电路都能够正常工作，具有较高的稳定性和可靠性。

结论：通过本次实验，我们深入了解了VHDL语言的基本语法和计数器电路的设计原理，掌握了VHDL语言设计数字电路的方法和技巧。

同时，我们通过实际操作和观察，加深了对计数器电路的理解，提高了实际动手能力和问题解决能力。

本次实验取得了良好的实验效果，为今后的数字电路实验和项目设计奠定了良好的基础。

基于VHDL的出租车计价器设计的开题报告

基于VHDL的出租车计价器设计的开题报告一、选题依据出租车计价器是出租车上的设备之一，它可以计算出乘客的乘车费用。

随着物联网技术的发展，出租车计价器也逐渐向智能化、数字化方向发展。

本设计通过利用FPGA和VHDL技术，开发一款基于VHDL的出租车计价器。

该计价器可以实现乘车计费、显示乘车距离和时间以及支持优惠券的使用等功能。

二、选题意义出租车计价器是一种必需品，它直接与乘客的乘车费用挂钩。

但是，传统的计价器对于不同时间段的计费标准较为简单，不足以满足现代出租车行业的需要。

同时，人工计算费用容易出现误差，影响乘客和司机的利益。

因此，设计和实现一款基于VHDL的出租车计价器具有较高的实用价值和研究意义。

三、设计目标和难点1. 设计目标本设计的目标是实现基于VHDL的出租车计价器。

该计价器可以通过计算乘车的时间和距离，自动计算乘客的费用，同时支持优惠券的使用。

该计价器采用FPGA作为核心芯片，通过VHDL语言实现各种计算和逻辑控制功能。

2. 设计难点本设计的主要难点包括：（1）设计乘车计费的算法，确保计算准确无误；（2）实现计价器的显示功能，包括乘车距离、乘车时间和费用等信息的显示；（3）支持优惠券的使用，包括对优惠券的扫描和识别功能；（4）保证计价器的稳定性和可靠性。

四、设计方法和技术路线1. 设计方法本设计采用分步骤开发的方法，分别完成基础功能的实现和优化功能的添加。

具体包括：（1）初步设计：确定整体框架、设计思路和技术路线；（2）电路设计：根据设计要求，设计各种控制逻辑、计算电路和显示电路；（3）FPGA实现：将电路设计转化为VHDL代码，并利用FPGA实现功能；（4）测试和优化：对设计的计价器进行实际测试，发现问题并及时优化。

2. 技术路线本设计的技术路线包括：（1）FPGA芯片的选择和开发板的选购；（2）乘车计费的算法设计和实现，包括时间、距离和费用的计算；（3）设计和实现乘车信息的显示，包括乘车距离、时间和费用等信息的显示；（4）支持优惠券的使用，包括对优惠券的扫描和识别功能。

基于VHDL的等精度频率计设计开题报告

电气与信息学院毕业设计（论文）开题报告题目名称：报告人：专业班级：指导教师：《基于VHDL的等精度频率计设计与实现》开题报告一、课题的目的和意义1．研究目的基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，在实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，而且在整个频率区域能保持恒定的测试精度。

2．研究意义随着电子技术的高速发展，CPLD的出现以其高速、高可靠性、串并行工作方式等突出优点在电子设计中广泛应用，并代表着未来EDA设计的方向。

CPLD的设计采用了高级语言（如VHDL语言），进一步打破了软硬件之间的界限，加速了产品的开发过程。

采用先进的CPLD（复杂可编程逻辑器件）取代传统的标准集成电路、接口电路也是电子技术发展的必然趋势。

CPLD由于采用连续连接结构，易于预测延时，从而使电路仿真更加准确，可用于各种数字化是电子设计的必由之路也是必然的发展趋势。

随着科技的不断发展，单片机的也暴露出了两大突出缺点：串行工作特点决定了它的低速性和程序跑飞、不可靠复位决定了它的低可靠性。

EDA(电子设计自动化) 代表了当今电子设计技术的最新发展方向,它的基本特征是:设计人员按照“自顶向下”的设计方法,对整个系统进行方案设计和功能划分,系统的关键电路用一片或几片专用集成电路(ASIC) 实现,然后采用硬件描述语言(HDL) 完成系统行为级设计,最后通过综合器和适配器生成最终目标器件。

当今小型电子功用设备设计中,结合FPGA 和单片机技术是开发常用仪器仪表的主流。

应用这种技术可使设计过程大大简化,也有利于减小产品体积功耗。

在电子工程,资源勘探,仪器仪表的等相关应用上,频率计是工程技术人员必不可少的测量工具。

数字逻辑系统的设计。

灵活运用CPLD高速、高可靠性以及可编程性强等特点，可有效地突破传统的电子系统中由来已久的设计瓶颈，使这些系统的性能大幅度的提高。

此外，利用CPLD进行数字系统设计可大大缩短设计周期，大幅度的减少设计费用，降低设计风险。

实验一实用计数器的VHDL设计

实验一实用计数器的VHDL设计一．实验目的熟悉quartusII的VHDL文本设计流程全过程，学习计数器的设计，仿真，进一步了解异步的概念。

二．实验原理实用的D触发器除含有时钟端CLK外，还含有异步清零端CLR和时钟使能端ENA。

这里的异步并非时序逻辑的异步，而是指独立于时钟控制的复位控制端，在任何时候，只要CLR=’1’，此时D触发器的输出端即可清零，与时钟信号无关。

三．程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK,RST,EN,LOAD:IN STD_LOGIC;DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC);END CNT10;ARCHITECTURE BEHAV OF CNT10 ISBEGINPROCESS(CLK,RST,EN,LOAD)VARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST='0' THEN Q :=(OTHERS=>'0');ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF(LOAD='0') THEN Q:= DATA; ELSEIF Q<9 THEN Q:=Q+1;ELSE Q:=(OTHERS=>'0');END IF;END IF;END IF;END IF;IF Q="1001" THEN COUT<='1';ELSE COUT<='0';END IF;DOUT <=Q;END PROCESS;END BEHAV;四．程序分析该程序的进程语句中含有两个独立的IF语句。