Makefile的使用和编写
make makefile 的参数
make makefile 的参数make是一个常用的构建工具，用于自动化编译和构建软件项目。
makefile是make工具的配置文件，用于描述项目的构建规则和依赖关系。
本文将介绍makefile的参数，包括常用的参数及其用法。
一、常用参数及其用法1. -f 文件名：指定makefile的文件名，默认为"makefile"或"Makefile"。
通过该参数，可以使用其他名称的makefile文件。
2. -C 目录：指定make命令的工作目录。
在执行make命令时，会切换到指定的目录，并在该目录下查找makefile文件进行构建。
3. -n：显示执行make命令时的操作，但不实际执行。
通过该参数，可以预览make命令的执行过程，检查构建规则是否正确。
4. -p：显示make命令的内置变量和规则。
通过该参数，可以查看make命令的内部工作机制，了解makefile文件的编写规则和使用方法。
5. -B：强制重新构建目标文件。
通过该参数，可以忽略文件的时间戳，强制重新执行构建规则，生成新的目标文件。
6. -j 并发数：指定make命令的并发执行数。
通过该参数，可以提高构建速度，同时执行多个任务。
7. -s：静默模式，不显示执行的命令。
通过该参数，可以减少输出信息，使构建过程更加清晰。
二、makefile的构建规则makefile由一系列构建规则组成，每个规则定义了目标文件、依赖文件和构建命令。
make命令根据构建规则，自动判断需要更新的文件，并执行相应的构建命令。
构建规则的基本格式如下：目标文件: 依赖文件构建命令其中，目标文件是要生成的文件，依赖文件是目标文件依赖的文件，构建命令是生成目标文件的命令。
构建规则中的目标文件和依赖文件可以是文件名，也可以是变量。
通过使用变量，可以提高makefile的可维护性和灵活性。
构建命令可以是任意的Shell命令，包括编译、链接、拷贝等操作。
c语言makefile编写实例
c语言makefile编写实例Makefile是用来管理程序编译的工具，可以方便地管理程序的编译过程。
使用Makefile可以大大简化程序的编译过程，提高程序的可维护性。
Makefile的语法比较简单，主要由目标、依赖和命令三部分组成。
下面我们以一个简单的C程序为例，来介绍如何使用Makefile进行编译。
假设我们有一个名为hello.c的程序，代码如下：```c#include <stdio.h>int main(){printf("Hello, world!\n");return 0;}```我们需要使用gcc编译器将其编译成可执行文件。
下面是一个简单的Makefile：```makefilehello: hello.cgcc -o hello hello.c```这个Makefile很简单，它定义了一个名为hello的目标，该目标依赖于hello.c文件，并使用gcc命令将其编译成可执行文件。
如果我们在终端中输入make命令，Makefile会自动执行编译过程：```$ makegcc -o hello hello.c```Makefile还可以定义多个目标，每个目标可以有多个依赖和多个命令。
下面是一个稍微复杂一些的Makefile：```makefileCC=gccCFLAGS=-Wall -gall: hello goodbyehello: hello.o$(CC) $(CFLAGS) -o hello hello.ogoodbye: goodbye.o$(CC) $(CFLAGS) -o goodbye goodbye.ohello.o: hello.c$(CC) $(CFLAGS) -c hello.cgoodbye.o: goodbye.c$(CC) $(CFLAGS) -c goodbye.cclean:rm -f *.o hello goodbye```这个Makefile定义了两个目标：all和clean。
makefile编写规则
makefile编写规则⼀、makefile 规则：⼀般开头都是 Tab ，不能空格， include 前⾯不能是 Tab； 1、如果没编译过，将所有的（.c）⽂件编译并且链接； 2、如果有其中的（.c）⽂件改变，编译并链接改变的⽂件； 3、如果（.h）⽂件被修改，编译引⽤相应的（.c）⽂件, 链接； 4、在随意修改时间的情况下，会导致编译过程中⽣成的（.o 中间⽂件）与可执⾏⽂件时间不⼀致，此时会编译相应的⽂件，并链接，最终编译成可执⾏⽂件；⼆、第⼀版 makefile： 例如有2个 .h ⽂件（utils.h, player.h, actor.h）和 3个 .c ⽂件( main.c, player.c, actor.c)需要编译链接：/*****main.c*********/#include "utils.h"#include "player.h"void main() {// do something}/*******player.c**********/#include "utils.h"#include "actor.h"bool create_player() {// do something}/****actor.c************/#include "utils.h"bool create_actor() {// do something}/********* makefile *****************/test : main.o actor.occ -o test main.o actor.omain.o : main.c utils.h player.h actor.hcc -c main.cpalyer.o: player.c player.h actor.h utils.hcc -c player.cactor.o: actor.h utils.hcc -c actor.cclean:rm test ain.o player.o actor.o 优点：可毒性很强，思路清晰明了； 缺点：⿇烦，重复的依赖过多，当需要编译⼤量⽂件时容易出错；第⼆版：利⽤ makefile 的变量；/********* makefile *****************/OBJ = main.o actor.o // 跟第⼀版⽐较，唯⼀的区别在这test : $(OBJ) // 这⼉cc -o test $(OBJ) // 这⼉main.o : main.c utils.h player.h actor.hcc -c main.cpalyer.o: player.c player.h actor.h utils.hcc -c player.cactor.o: actor.h utils.hcc -c actor.c .PHONY : clean // 伪⽬标，避免：如果当前⽬录下存在 clean rm 指令不执⾏clean:-rm test $(OBJ) // 前⾯的（-）表⽰，执⾏过程中不 care 出错；第三版：利⽤ GUN make 的⾃动推导规则 当 make 看到（.o ）⽂件，他会⾃动把（.c）⽂件加上依赖关系，包括执⾏的语句（cc -c xx.c）;/********* makefile *****************/OBJ = main.o actor.o // 跟第⼀版⽐较，唯⼀的区别在这test : $(OBJ) // 这⼉cc -o test $(OBJ) // 这⼉main.o : utils.h player.h actor.hpalyer.o: player.h actor.h utils.hactor.o: actor.h utils.h .PHONY : clean // 伪⽬标，避免：如果当前⽬录下存在 clean rm 指令不执⾏clean:-rm test $(OBJ)第四版：对第三版的整理（有⼀些重复的 .h） 公共的⼀起依赖，单独的单独依赖/********* makefile *****************/OBJ = main.o actor.o // 跟第⼀版⽐较，唯⼀的区别在这test : $(OBJ) // 这⼉cc -o test $(OBJ) // 这⼉$(OBJ) : utils.h actor.omain.o player.o .PHONY : clean // 伪⽬标，避免：如果当前⽬录下存在 clean rm 指令不执⾏clean:-rm test $(OBJ)优点：简洁缺点：不好理解以上的makefike⽂件的基本写法；或许你也发现了，如果有⼏百个源⽂件咋整呢，光是⽬录就要晕死，下⾯就是针对这种情况来说⼀下⼤型⼯程 makefile 的编写设计⼆、⼤型项⽬makefile编写： Makefile 同样也有像 c / c++ 类似的include功能； 例如我们有⼀堆 a.mk , b.mk以及 foo.make和⼀个变量 $（bar），其包含了 e.mk,f.mk, 那么 include foo.make *.mk $(bar) ------- 等价-------》 include foo.make a.mk b.mk e.mk f.mk。
makefile make install 用法举例
makefile make install 用法举例Makefile是一种用于自动化编译和构建软件的工具，它可以根据不同的构建目标（如编译、安装等）自动生成相应的构建指令。
在Makefile中，可以使用make命令来执行构建任务，其中make install是一种常用的构建指令，用于安装软件包。
一、Makefile的创建在创建Makefile之前，需要了解项目的基本结构和依赖关系，并根据需求定义不同的构建目标。
Makefile通常包含多个规则，每个规则定义了一个特定的构建目标及其对应的构建指令。
以下是一个简单的Makefile示例，用于编译一个C语言程序：```makefileCC=gccCFLAGS=-Wall -gSRC=main.c utils.cOBJ=$(SRC:.c=.o)all: $(SRC) Makefile $(OBJ)$(CC) $(CFLAGS) $(OBJ) -o program%.o: %.c$(CC) $(CFLAGS) -c $< -o $@clean:rm -f $(OBJ) $(EXE) *.o core* *~ .depend```在这个示例中，我们定义了两个规则：all规则和%.o规则。
all规则用于定义编译和链接指令，而%.o规则用于定义编译指令。
在执行make命令时，Makefile会根据当前目录下的Makefile和源文件自动生成相应的构建指令。
二、make install的使用make install是Makefile中常用的一种构建指令，用于将软件包安装到目标系统中。
使用make install命令时，需要指定安装的目标目录和安装选项。
下面是一个简单的示例：假设我们有一个名为myapp的软件包，将其安装到/usr/local/目录下：```bashmake install prefix=/usr/local/```在这个示例中，我们使用make install命令将myapp软件包安装到/usr/local/目录下。
linux vscode makefile语法
linux vscode makefile语法在Linux 系统中，如果您想使用VSCode 编写Makefile 相关的项目，可以参考以下步骤进行安装和配置：1. 首先，确保已经正确安装了Visual Studio Code。
如果尚未安装，可以参考[1] 中的教程进行安装。
2. 安装Makefile 插件。
打开VSCode，转到“扩展”选项卡（快捷键：Ctrl+Shift+X），搜索“Makefile”，找到名为“Makefile Support”的插件，点击“安装”。
3. 创建一个新的Makefile 项目。
在VSCode 中，创建一个新的文件夹，然后在该文件夹中打开终端（快捷键：Ctrl+`）。
4. 编写Makefile 语法。
在项目根目录下创建一个名为“Makefile”的文件，然后编写相应的Makefile 语法。
以下是一个简单的示例：```make# 设置变量MY_PROJECT_NAME = MyProjectMY_PROJECT_VERSION = 1.0# 设置目标all: build# 构建目标build:echo "Building $MY_PROJECT_NAME $MY_PROJECT_VERSION"# 在这里添加您的构建命令，例如：cmake、make等# 清理目标clean:echo "Cleaning $MY_PROJECT_NAME"# 在这里添加您的清理命令，例如：rm -rf build/# 默认执行构建目标default: build```5. 保存Makefile 文件并按F5 键运行项目。
VSCode 将会自动使用内置的终端执行Makefile 中的命令。
6. 如果需要使用GPU 加速构建，可以在Makefile 中添加相应的NVIDIA CUDA 或者AMD OpenCL 命令。
例如，如果您使用的是NVIDIA GPU，可以添加以下命令：```makebuild_gpu:echo "Building $MY_PROJECT_NAME $MY_PROJECT_VERSION using GPU"# 在这里添加您的GPU 构建命令，例如：nvcc、cuda编译器等```7. 按照项目需求修改Makefile 中的命令和目标。
sv中 makefile文件的写法
很高兴接到您的指示，让我来帮助您撰写关于sv中makefile文件的文章。
让我们来深入了解一下makefile文件的概念和作用。
1. 什么是makefile文件？在SV（SystemVerilog）编程中，makefile文件是用来组织和管理编译工程中的各个源文件和依赖关系的文件。
它定义了编译规则和指令，用于自动化编译和构建整个项目。
2. makefile文件的基本结构在编写makefile文件时，通常会包含以下基本元素：- 变量定义：定义编译器、编译选项、源文件列表等变量。
- 规则定义：定义编译规则，包括目标文件、依赖文件和编译指令。
- 依赖关系：明确指出各个源文件之间的依赖关系，以便make工具能够正确地进行编译。
3. sv中makefile文件的写法在SV项目中，编写makefile文件需要特别关注以下几点：- 定义变量：可以通过定义变量来指定编译器、编译选项、原文件列表等信息，使得makefile文件更加灵活和可维护。
- 设置规则：需要设置好编译规则，包括目标文件、依赖文件和编译指令。
这些规则应该准确反映出SV项目的结构和依赖关系。
- 定义依赖：在makefile文件中，需要清晰地定义各个源文件之间的依赖关系，以确保make工具能够正确地进行增量编译，提高编译效率。
4. 个人观点和理解在我看来，编写高质量的makefile文件对于SV项目的管理和维护至关重要。
一个良好的makefile文件可以提高项目的编译效率，简化编译过程，并且便于团队协作和代码管理。
在编写makefile文件时，应该注重规范和细节，以确保项目的可维护性和稳定性。
总结回顾通过编写这篇文章，我深入了解了sv中makefile文件的写法，并且通过我的个人观点和理解对这个主题进行了探讨。
在文章中多次提及了主题文字，并采用了从简到繁、由浅入深的方式来探讨主题，以便您能更深入地理解。
希望这篇文章能够对您有所帮助。
以上是我为您准备的关于sv中makefile文件的文章，希望能够满足您的要求。
python makefile编写规则
Python Makefile编写规则随着Python语言的流行和应用范围的不断扩大，开发人员在日常工作中经常会用到Makefile来管理代码的编译和部署过程。
Makefile 是一个用于组织代码编译和部署流程的工具，它可以帮助开发人员自动化代码构建的过程，提高工作效率。
在Python项目中，编写规范的Makefile可以帮助开发人员管理项目中繁杂的编译和部署过程，本文将介绍Python Makefile编写的规则和技巧。
一、Makefile简介Makefile是一个包含一系列规则的文件，用于指定代码的编译和部署过程。
它通常由一系列规则、依赖关系和命令组成，它告诉make命令如何编译和信息代码。
Makefile通常用于C/C++项目的编译，但在Python项目中同样有着广泛的应用。
二、Python Makefile编写规则1. 定义变量在编写Python Makefile时，首先需要定义一些变量，这些变量可以用于存储编译器、编译选项、源文件目录、目标文件目录等。
下面是一个简单的Python Makefile示例：```MakefileCC = pythonCFLAGS = -O2SRC_DIR = srcOBJ_DIR = obj```2. 定义规则在Makefile中，可以定义一系列规则来指定如何编译和信息代码。
在Python项目中，通常会定义编译规则、信息规则和清理规则。
下面是一个简单的Python Makefile示例：```Makefileall: $(OBJ_DIR)/m本人n.o$(CC) $(CFLAGS) $(OBJ_DIR)/m本人n.o -o app$(OBJ_DIR)/m本人n.o: $(SRC_DIR)/m本人n.py$(CC) $(CFLAGS) -c $(SRC_DIR)/m本人n.py -o $(OBJ_DIR)/m本人n.oclean:rm -f $(OBJ_DIR)/*.o app```在上面的示例中，定义了三个规则：all规则用于编译信息代码生成可执行文件，$(OBJ_DIR)/m本人n.o规则用于编译源文件生成目标文件，clean规则用于清理生成的目标文件和可执行文件。
python makefile 用法
python makefile 用法在使用Python编写程序时，我们通常需要编译和运行代码，这就需要用到makefile。
makefile是一种可以自动化地构建程序的工具，它可以根据代码修改的情况自动判断哪些文件需要重新编译，从而提高程序的编译效率。
使用makefile的基本步骤如下：1. 创建一个名为makefile的文件，通常放在程序的根目录下。
2. 在makefile中定义一些变量，如编译器、编译选项等。
3. 定义一些规则，如编译规则、目标规则等。
4. 运行make命令，根据makefile的规则进行编译和链接。
下面是一个简单的makefile示例：```# 定义编译器和编译选项CC=gccCFLAGS=-Wall -g# 定义编译规则%.o: %.c$(CC) $(CFLAGS) -c $< -o $@# 定义目标规则main: main.o sub.o$(CC) $(CFLAGS) main.o sub.o -o main# 清除中间文件clean:rm -f *.o main```在这个示例中，我们定义了两个变量CC和CFLAGS，分别表示编译器和编译选项。
接着定义了一个编译规则，表示将.c文件编译成.o文件的过程。
其中，$<表示依赖文件（即输入文件），$@表示目标文件（即输出文件）。
最后定义了一个目标规则，表示将main.o和sub.o链接成可执行文件main。
最后，我们定义了一个清除中间文件的规则，可以通过运行make clean来清除中间文件。
可以通过运行make命令来编译和链接程序。
例如，如果你有一个名为main.c和sub.c的源文件，并想将它们编译成可执行文件main，可以在终端中输入以下命令：```$ make main```这将根据makefile中定义的规则自动编译和链接程序，并生成可执行文件main。
总之，makefile是一个非常有用的编译工具，可以帮助我们自动化地构建程序，提高编译效率。
makefile编译流程
makefile编译流程Makefile是一种用于自动化编译的工具，它可以根据源代码文件的依赖关系自动编译出目标文件。
Makefile的编写需要遵循一定的规则和语法，下面将介绍Makefile的编译流程。
1. 编写Makefile文件Makefile文件是一个文本文件，其中包含了编译的规则和依赖关系。
在编写Makefile文件时，需要遵循一定的语法规则，如使用TAB键缩进、使用变量和函数等。
2. 执行make命令在Makefile文件所在的目录下执行make命令，make会自动读取Makefile文件，并根据其中的规则和依赖关系进行编译。
如果Makefile文件中没有指定目标，则默认编译第一个目标。
3. 分析依赖关系在执行make命令时，make会先分析Makefile文件中的依赖关系，确定哪些文件需要重新编译。
如果某个源文件被修改了，那么与之相关的目标文件也需要重新编译。
4. 编译源文件在确定需要重新编译的文件后，make会依次编译每个源文件，生成对应的目标文件。
编译过程中，make会根据Makefile文件中的规则和命令进行编译。
5. 链接目标文件在所有的源文件都编译完成后，make会将所有的目标文件链接起来，生成最终的可执行文件。
链接过程中，make会根据Makefile文件中的规则和命令进行链接。
6. 完成编译当所有的源文件都编译完成并链接成功后，make会输出编译成功的信息，并生成最终的可执行文件。
如果编译过程中出现错误，make会输出错误信息并停止编译。
总之，Makefile编译流程是一个自动化的过程，它可以大大提高编译的效率和准确性。
在编写Makefile文件时，需要注意语法规则和依赖关系，以确保编译过程的正确性。
make工具的使用
make工具的使用make工具是一个构建自动化工具，用于管理和协调源码的编译、链接和测试等任务。
它通过makefile文件来描述构建规则和依赖关系，使得在项目开发中能够更加高效地执行常见的构建操作。
以下是make工具的使用步骤：1. 确保系统中已经安装了make工具。
对于大部分UNIX/Linux系统，make工具都是默认安装的；而对于Windows系统，可以使用MinGW或Cygwin等工具包来获取make工具。
2. 在项目根目录下创建一个名为makefile的文件，或者使用其他类似的命名约定（如Makefile、GNUmakefile等）。
makefile是make工具的配置文件，用于指定构建规则和依赖关系。
3. 编辑makefile文件，编写构建规则。
构建规则一般由以下几个部分组成：- 目标（Target）：构建目标的名称，可以是一个文件名、一个别名（如clean）或一个伪目标（.PHONY）。
- 依赖关系（Prerequisites）：目标依赖的文件或其他目标，用于决定是否需要重新构建目标。
- 命令（Commands）：构建目标的执行命令，可以是编译、链接、拷贝、测试等操作。
每个命令行前需要以一个Tab字符开头。
一个典型的构建规则示例：target: dependency1 dependency2 command1 command2 4. 在终端中切换到项目根目录，并执行以下命令来执行构建操作：make [target] - 如果没有指定目标，则默认执行makefile文件中的第一个目标。
- 如果指定了目标，则执行该目标及其依赖关系所定义的命令。
例如，执行`make`命令将执行makefile 文件中的第一个目标，通常是构建项目的默认目标。
除了基本的构建操作外，make工具还支持一些常用的特殊变量、条件判断和循环等高级功能，可以根据具体需求进行更加复杂的构建任务配置。
需要注意的是，make工具只会重新构建发生变化的目标及其依赖关系，从而提高构建效率。
makefile基本使用方法
makefile基本使用方法makefile是一种用来管理和自动化构建程序的工具。
它可以根据源代码文件的依赖关系和编译规则来自动构建目标文件和可执行文件。
makefile的基本使用方法如下：1. 创建makefile文件：在项目的根目录下创建一个名为makefile 的文件。
2. 定义变量：在makefile中，可以使用变量来存储一些常用的参数和路径，以便于后续的使用。
例如，可以定义一个名为CC的变量来指定编译器的名称，如：CC=gcc。
3. 编写规则：在makefile中，可以使用规则来指定如何编译源代码文件和生成目标文件。
一个规则由两部分组成：目标和依赖。
目标是要生成的文件，依赖是生成目标文件所需要的源代码文件。
例如，可以编写以下规则：```target: dependency1 dependency2command1command2```其中，target是目标文件，dependency1和dependency2是依赖的源代码文件，command1和command2是生成目标文件所需要执行的命令。
4. 编写默认规则：在makefile中，可以使用一个默认规则来指定如何生成最终的可执行文件。
默认规则的目标通常是可执行文件，依赖是所有的源代码文件。
例如，可以编写以下默认规则：```all: target1 target2```其中，target1和target2是生成的目标文件。
5. 编写clean规则：在makefile中，可以使用clean规则来清理生成的目标文件和可执行文件。
例如，可以编写以下clean规则： ```clean:rm -f target1 target2```其中，target1和target2是要清理的目标文件。
6. 运行make命令：在命令行中，使用make命令来执行makefile 文件。
make命令会自动根据规则和依赖关系来编译源代码文件和生成目标文件。
例如，可以运行以下命令：``````make命令会根据makefile文件中的规则和依赖关系来编译源代码文件并生成目标文件和可执行文件。
make 的用法
Make 的使用指南1. 简介Make 是一个程序构建工具，可以自动化编译代码、执行测试和生成发布版本。
Makefile 是 Make 命令所使用的脚本文件，其中包含了构建程序所需的指令和依赖关系。
本文档将介绍 Make 的使用方法以及 Makefile 的编写规则。
2. 安装Make 可以在大多数操作系统中使用，如 Linux、MacOS 和Windows。
在 Linux 和 MacOS 系统中，Make 命令已经自带。
在Windows 系统中，需要安装 Cygwin 或者 MinGW 环境，才干使用Make 命令。
3. 使用 Make使用 Make 可以通过指定 Makefile 来执行一系列指令。
在终端中输入 make 命令即可执行 Makefile 中的指令。
普通来说，Makefile 包括以下几个部份：- 变量：定义一些常量或者命令行参数。
- 目标：指定需要构建的目标程序或者文件。
- 依赖关系：指定目标文件所依赖的源文件或者其他目标文件。
- 命令：指定如何生成目标文件的命令。
下面是一个简单的 Makefile 示例：```CC = gccCFLAGS = -Wall -gLIBS = -lmall: hellohello: hello.o$(CC) $(CFLAGS) $(LIBS) -o hello hello.ohello.o: hello.c$(CC) $(CFLAGS) $(LIBS) -c hello.cclean:rm -f hello.o hello```其中，CC 是编译器的名称，CFLAGS 是编译器参数，LIBS 是需要链接的库。
all、hello 和 hello.o 都是目标文件，分别对应着生成全部文件、生成可执行文件和生成目标文件的命令。
clean 是清除所有生成文件的命令。
使用 make 命令时，可以指定要构建的目标文件名，也可以使用默认的 all 目标，生成全部文件。
makefile gcc编译
makefile gcc编译
Makefile 是一个用来组织代码编译的工具，而 GCC 是一个常用的 C 和 C++ 编译器。
在 Makefile 中使用 GCC 进行编译可以通过以下步骤完成：
1. 创建一个名为 "Makefile" 的文本文件，并确保它位于你的项目根目录下。
2. 在 Makefile 中定义你的编译规则。
例如，假设你有一个名为 "main.c" 的源文件需要编译成可执行文件 "app"，你可以这样编写 Makefile：
make.
app: main.c.
gcc -o app main.c.
在这个例子中，我们定义了一个名为 "app" 的目标，它依赖于"main.c" 这个源文件。
当你运行 "make" 命令时，Make 工具会根
据这个规则来执行编译。
3. 打开终端，进入到包含 Makefile 的项目目录下。
4. 运行命令 "make"。
Make 工具会读取 Makefile 文件，并执行其中定义的编译规则。
在这个例子中，它会使用 GCC 编译器来编译 "main.c" 并生成可执行文件 "app"。
需要注意的是，Makefile 可以包含更复杂的规则和变量定义，以及支持多个源文件的编译。
你可以根据你的项目需求来进一步扩展和定制 Makefile 文件。
总之，通过合理编写 Makefile 并结合使用 GCC 编译器，你可以高效地组织和管理你的代码编译过程。
Makefile使用总结
Makefile使⽤总结1. Makefile 简介Makefile 是和 make 命令⼀起配合使⽤的.很多⼤型项⽬的编译都是通过 Makefile 来组织的, 如果没有 Makefile, 那很多项⽬中各种库和代码之间的依赖关系不知会多复杂. Makefile的组织流程的能⼒如此之强, 不仅可以⽤来编译项⽬, 还可以⽤来组织我们平时的⼀些⽇常操作. 这个需要⼤家发挥⾃⼰的想象⼒.本篇博客是基于⽽整理的, 有些删减, 追加了⼀些⽰例.⾮常感谢 gunguymadman_cu 提供如此详尽的Makefile介绍, 这正是我⼀直寻找的Makefile中⽂⽂档.1.1 Makefile 主要的 5个部分 (显⽰规则, 隐晦规则, 变量定义, ⽂件指⽰, 注释)Makefile基本格式如下:target ... : prerequisites ...command......其中,target - ⽬标⽂件, 可以是 Object File, 也可以是可执⾏⽂件prerequisites - ⽣成 target 所需要的⽂件或者⽬标command - make需要执⾏的命令 (任意的shell命令), Makefile中的命令必须以 [tab] 开头1. 显⽰规则 :: 说明如何⽣成⼀个或多个⽬标⽂件(包括⽣成的⽂件, ⽂件的依赖⽂件, ⽣成的命令)2. 隐晦规则 :: make的⾃动推导功能所执⾏的规则3. 变量定义 :: Makefile中定义的变量4. ⽂件指⽰ :: Makefile中引⽤其他Makefile; 指定Makefile中有效部分; 定义⼀个多⾏命令5. 注释 :: Makefile只有⾏注释 "#", 如果要使⽤或者输出"#"字符, 需要进⾏转义, "\#"1.2 GNU make 的⼯作⽅式1. 读⼊主Makefile (主Makefile中可以引⽤其他Makefile)2. 读⼊被include的其他Makefile3. 初始化⽂件中的变量4. 推导隐晦规则, 并分析所有规则5. 为所有的⽬标⽂件创建依赖关系链6. 根据依赖关系, 决定哪些⽬标要重新⽣成7. 执⾏⽣成命令2. Makefile 初级语法2.1 Makefile 规则2.1.1 规则语法规则主要有2部分: 依赖关系和⽣成⽬标的⽅法.语法有以下2种:target ... : prerequisites ...command...或者target ... : prerequisites ; commandcommand...*注* command太长, 可以⽤ "\" 作为换⾏符2.1.2 规则中的通配符* :: 表⽰任意⼀个或多个字符:: 表⽰任意⼀个字符[...] :: ex. [abcd] 表⽰a,b,c,d中任意⼀个字符, [^abcd]表⽰除a,b,c,d以外的字符, [0-9]表⽰ 0~9中任意⼀个数字~ :: 表⽰⽤户的home⽬录2.1.3 路径搜索当⼀个Makefile中涉及到⼤量源⽂件时(这些源⽂件和Makefile极有可能不在同⼀个⽬录中),这时, 最好将源⽂件的路径明确在Makefile中, 便于编译时查找. Makefile中有个特殊的变量VPATH就是完成这个功能的.指定了VPATH之后, 如果当前⽬录中没有找到相应⽂件或依赖的⽂件, Makefile 回到VPATH指定的路径中再去查找.. VPATH使⽤⽅法:vpath <directories> :: 当前⽬录中找不到⽂件时, 就从<directories>中搜索vpath <pattern> <directories> :: 符合<pattern>格式的⽂件, 就从<directories>中搜索vpath <pattern> :: 清除符合<pattern>格式的⽂件搜索路径vpath :: 清除所有已经设置好的⽂件路径# ⽰例1 - 当前⽬录中找不到⽂件时, 按顺序从 src⽬录 ../parent-dir⽬录中查找⽂件VPATH src:../parent-dir# ⽰例2 - .h结尾的⽂件都从 ./header ⽬录中查找VPATH %.h ./header# ⽰例3 - 清除⽰例2中设置的规则VPATH %.h# ⽰例4 - 清除所有VPATH的设置VPATH2.2 Makefile 中的变量2.2.1 变量定义 ( = or := )OBJS = programA.o programB.oOBJS-ADD = $(OBJS) programC.o# 或者OBJS := programA.o programB.oOBJS-ADD := $(OBJS) programC.o其中 = 和 := 的区别在于, := 只能使⽤前⾯定义好的变量, = 可以使⽤后⾯定义的变量测试 =# Makefile内容OBJS2 = $(OBJS1) programC.oOBJS1 = programA.o programB.oall:@echo $(OBJS2)# bash中执⾏make, 可以看出虽然 OBJS1 是在 OBJS2 之后定义的, 但在 OBJS2中可以提前使⽤$ makeprogramA.o programB.o programC.o测试 :=# Makefile内容OBJS2 := $(OBJS1) programC.oOBJS1 := programA.o programB.oall:@echo $(OBJS2)# bash中执⾏make, 可以看出 OBJS2 中的 $(OBJS1) 为空$ makeprogramC.o2.2.2 变量替换# Makefile内容SRCS := programA.c programB.c programC.cOBJS := $(SRCS:%.c=%.o)all:@echo "SRCS: " $(SRCS)@echo "OBJS: " $(OBJS)# bash中运⾏make$ makeSRCS: programA.c programB.c programC.cOBJS: programA.o programB.o programC.o2.2.3 变量追加值 +=# Makefile内容SRCS := programA.c programB.c programC.cSRCS += programD.call:@echo "SRCS: " $(SRCS)# bash中运⾏make$ makeSRCS: programA.c programB.c programC.c programD.c2.2.4 变量覆盖 override作⽤是使 Makefile中定义的变量能够覆盖 make 命令参数中指定的变量语法:override <variable> = <value>override <variable> := <value>override <variable> += <value>下⾯通过⼀个例⼦体会 override 的作⽤：# Makefile内容 (没有⽤override)SRCS := programA.c programB.c programC.call:@echo "SRCS: " $(SRCS)# bash中运⾏make$ make SRCS=nothingSRCS: nothing################################################## Makefile内容 (⽤override)override SRCS := programA.c programB.c programC.call:@echo "SRCS: " $(SRCS)# bash中运⾏make$ make SRCS=nothingSRCS: programA.c programB.c programC.c2.2.5 ⽬标变量作⽤是使变量的作⽤域仅限于这个⽬标(target), ⽽不像之前例⼦中定义的变量, 对整个Makefile都有效.语法:<target ...> :: <variable-assignment><target ...> :: override <variable-assignment> (override作⽤参见变量覆盖的介绍)⽰例:# Makefile 内容SRCS := programA.c programB.c programC.ctarget1: TARGET1-SRCS := programD.ctarget1:@echo "SRCS: " $(SRCS)@echo "SRCS: " $(TARGET1-SRCS)target2:@echo "SRCS: " $(SRCS)@echo "SRCS: " $(TARGET1-SRCS)# bash中执⾏make$ make target1SRCS: programA.c programB.c programC.cSRCS: programD.c$ make target2 <-- target2中显⽰不了 $(TARGET1-SRCS)SRCS: programA.c programB.c programC.cSRCS:2.3 Makefile 命令前缀Makefile 中书写shell命令时可以加2种前缀 @ 和 -, 或者不⽤前缀.3种格式的shell命令区别如下:不⽤前缀 :: 输出执⾏的命令以及命令执⾏的结果, 出错的话停⽌执⾏前缀 @ :: 只输出命令执⾏的结果, 出错的话停⽌执⾏前缀 - :: 命令执⾏有错的话, 忽略错误, 继续执⾏⽰例:# Makefile 内容 (不⽤前缀)all:echo"没有前缀"cat this_file_not_existecho"错误之后的命令" <-- 这条命令不会被执⾏# bash中执⾏make$ makeecho"没有前缀" <-- 命令本⾝显⽰出来没有前缀 <-- 命令执⾏结果显⽰出来cat this_file_not_existcat: this_file_not_exist: No such file or directorymake: *** [all] Error 1############################################################ Makefile 内容 (前缀 @)all:@echo "没有前缀"@cat this_file_not_exist@echo "错误之后的命令" <-- 这条命令不会被执⾏# bash中执⾏make$ make没有前缀 <-- 只有命令执⾏的结果, 不显⽰命令本⾝cat: this_file_not_exist: No such file or directorymake: *** [all] Error 1############################################################ Makefile 内容 (前缀 -)all:-echo"没有前缀"-cat this_file_not_exist-echo"错误之后的命令" <-- 这条命令会被执⾏# bash中执⾏make$ makeecho"没有前缀" <-- 命令本⾝显⽰出来没有前缀 <-- 命令执⾏结果显⽰出来cat this_file_not_existcat: this_file_not_exist: No such file or directorymake: [all] Error 1 (ignored)echo"错误之后的命令" <-- 出错之后的命令也会显⽰错误之后的命令 <-- 出错之后的命令也会执⾏2.4 伪⽬标伪⽬标并不是⼀个"⽬标(target)", 不像真正的⽬标那样会⽣成⼀个⽬标⽂件.典型的伪⽬标是 Makefile 中⽤来清理编译过程中中间⽂件的 clean 伪⽬标, ⼀般格式如下: .PHONY: clean <-- 这句没有也⾏, 但是最好加上clean:-rm -f *.o2.5 引⽤其他的 Makefile语法: include <filename> (filename 可以包含通配符和路径)⽰例:# Makefile 内容all:@echo "主 Makefile begin"@make other-all@echo "主 Makefile end"include ./other/Makefile# ./other/Makefile 内容other-all:@echo "other makefile begin"@echo "other makefile end"# bash中执⾏make$ lltotal 20K-rw-r--r-- 1 wangyubin wangyubin 125 Sep 2316:13 Makefile-rw-r--r-- 1 wangyubin wangyubin 11K Sep 2316:15 <-- 这个⽂件不⽤管drwxr-xr-x 2 wangyubin wangyubin 4.0K Sep 2316:11 other$ ll other/total 4.0K-rw-r--r-- 1 wangyubin wangyubin 71 Sep 2316:11 Makefile$ make主 Makefile beginmake[1]: Entering directory `/path/to/test/makefile'other makefile beginother makefile endmake[1]: Leaving directory `/path/to/test/makefile'主 Makefile end2.6 查看C⽂件的依赖关系写 Makefile 的时候, 需要确定每个⽬标的依赖关系.GNU提供⼀个机制可以查看C代码⽂件依赖那些⽂件, 这样我们在写 Makefile ⽬标的时候就不⽤打开C源码来看其依赖那些⽂件了.⽐如, 下⾯命令显⽰内核源码中 virt/kvm/kvm_main.c 中的依赖关系$ cd virt/kvm/$ gcc -MM kvm_main.ckvm_main.o: kvm_main.c iodev.h coalesced_mmio.h async_pf.h <-- 这句就可以加到 Makefile 中作为编译 kvm_main.o 的依赖关系2.7 make 退出码Makefile的退出码有以下3种：0 :: 表⽰成功执⾏1 :: 表⽰make命令出现了错误2 :: 使⽤了 "-q" 选项, 并且make使得⼀些⽬标不需要更新2.8 指定 Makefile，指定特定⽬标默认执⾏ make 命令时, GNU make在当前⽬录下依次搜索下⾯3个⽂件 "GNUmakefile", "makefile", "Makefile",找到对应⽂件之后, 就开始执⾏此⽂件中的第⼀个⽬标(target). 如果找不到这3个⽂件就报错.⾮默认情况下, 可以在 make 命令中指定特定的 Makefile 和特定的⽬标.⽰例：# Makefile⽂件名改为 MyMake, 内容target1:@echo "target [1] begin"@echo "target [1] end"target2:@echo "target [2] begin"@echo "target [2] end"# bash 中执⾏make$ lsMakefile$ mv Makefile MyMake$ lsMyMake$ make <-- 找不到默认的 Makefilemake: *** No targets specified and no makefile found. Stop.$ make -f MyMake <-- 指定特定的Makefiletarget [1] begintarget [1] end$ make -f MyMake target2 <-- 指定特定的⽬标(target)target [2] begintarget [2] end2.9 make 参数介绍make 的参数有很多, 可以通过 make -h 去查看, 下⾯只介绍⼏个我认为⽐较有⽤的.参数含义--debug[=<options>]输出make的调试信息, options 可以是 a, b, v-j --jobs同时运⾏的命令的个数, 也就是多线程执⾏ Makefile-r --no-builtin-rules禁⽌使⽤任何隐含规则-R --no-builtin-variabes禁⽌使⽤任何作⽤于变量上的隐含规则-B --always-make假设所有⽬标都有更新, 即强制重编译2.10 Makefile 隐含规则这⾥只列⼀个和编译C相关的.编译C时，<n>.o 的⽬标会⾃动推导为 <n>.c# Makefile 中main : main.ogcc -o main main.o#会⾃动变为:main : main.ogcc -o main main.omain.o: main.c <-- main.o 这个⽬标是隐含⽣成的gcc -c main.c2.11 隐含规则中的命令变量和命令参数变量2.11.1 命令变量, 书写Makefile可以直接写 shell时⽤这些变量.下⾯只列出⼀些C相关的变量名含义RM rm -fAR arCC ccCXX g++⽰例:# Makefile 内容all:@echo $(RM)@echo $(AR)@echo $(CC)@echo $(CXX)# bash 中执⾏make, 显⽰各个变量的值$ makerm -farccg++2.11.2 命令参数变量变量名含义ARFLAGS AR命令的参数CFLAGS C语⾔编译器的参数CXXFLAGS C++语⾔编译器的参数⽰例: 下⾯以 CFLAGS 为例演⽰# test.c 内容#include <stdio.h>int main(int argc, char *argv[]){printf ("Hello Makefile\n");return 0;}# Makefile 内容test: test.o$(CC) -o test test.o# bash 中⽤make来测试$ lltotal 24K-rw-r--r-- 1 wangyubin wangyubin 69 Sep 2317:31 Makefile-rw-r--r-- 1 wangyubin wangyubin 14K Sep 2319:51 <-- 请忽略这个⽂件-rw-r--r-- 1 wangyubin wangyubin 392 Sep 2317:31 test.c$ makecc -c -o test.o test.ccc -o test test.o <-- 这个是⾃动推导的$ rm -f test test.o$ make CFLAGS=-Wall <-- 命令中加的编译器参数⾃动追加⼊下⾯的编译中了cc -Wall -c -o test.o test.ccc -o test test.o2.12 ⾃动变量Makefile 中很多时候通过⾃动变量来简化书写, 各个⾃动变量的含义如下:⾃动变量含义$@⽬标集合$%当⽬标是函数库⽂件时, 表⽰其中的⽬标⽂件名$<第⼀个依赖⽬标. 如果依赖⽬标是多个, 逐个表⽰依赖⽬标$?⽐⽬标新的依赖⽬标的集合$^所有依赖⽬标的集合, 会去除重复的依赖⽬标$+所有依赖⽬标的集合, 不会去除重复的依赖⽬标$*这个是GNU make特有的, 其它的make不⼀定⽀持3. Makefile ⾼级语法3.1 嵌套Makefile在 Makefile 初级语法中已经提到过引⽤其它 Makefile的⽅法. 这⾥有另⼀种写法, 并且可以向引⽤的其它 Makefile 传递参数.⽰例: (不传递参数, 只是调⽤⼦⽂件夹 other 中的Makefile)# Makefile 内容all:@echo "主 Makefile begin"@cd ./other && make@echo "主 Makefile end"# ./other/Makefile 内容other-all:@echo "other makefile begin"@echo "other makefile end"# bash中执⾏make$ lltotal 28K-rw-r--r-- 1 wangyubin wangyubin 104 Sep 2320:43 Makefile-rw-r--r-- 1 wangyubin wangyubin 17K Sep 2320:44 <-- 这个⽂件不⽤管drwxr-xr-x 2 wangyubin wangyubin 4.0K Sep 2320:42 other$ ll other/total 4.0K-rw-r--r-- 1 wangyubin wangyubin 71 Sep 2316:11 Makefile$ make主 Makefile beginmake[1]: Entering directory `/path/to/test/makefile/other'other makefile beginother makefile endmake[1]: Leaving directory `/path/to/test/makefile/other'主 Makefile end⽰例: (⽤export传递参数)# Makefile 内容export VALUE1 := export.c <-- ⽤了 export, 此变量能够传递到 ./other/Makefile 中VALUE2 := no-export.c <-- 此变量不能传递到 ./other/Makefile 中all:@echo "主 Makefile begin"@cd ./other && make@echo "主 Makefile end"# ./other/Makefile 内容other-all:@echo "other makefile begin"@echo "VALUE1: " $(VALUE1)@echo "VALUE2: " $(VALUE2)@echo "other makefile end"# bash中执⾏make$ make主 Makefile beginmake[1]: Entering directory `/path/to/test/makefile/other'other makefile beginVALUE1: export.c <-- VALUE1 传递成功VALUE2: <-- VALUE2 传递失败other makefile endmake[1]: Leaving directory `/path/to/test/makefile/other'主 Makefile end*补充* export 语法格式如下:export variable = valueexport variable := valueexport variable += value3.2 定义命令包命令包有点像是个函数, 将连续的相同的命令合成⼀条, 减少 Makefile 中的代码量, 便于以后维护.语法:define <command-name>command...endef⽰例:# Makefile 内容define run-hello-makefile@echo -n "Hello"@echo " Makefile!"@echo "这⾥可以执⾏多条 Shell 命令!"endefall:$(run-hello-makefile)# bash 中运⾏make$ makeHello Makefile!这⾥可以执⾏多条 Shell 命令!3.3 条件判断条件判断的关键字主要有 ifeq ifneq ifdef ifndef语法:<conditional-directive><text-if-true>endif# 或者<conditional-directive><text-if-true>else<text-if-false>endif⽰例: ifeq的例⼦, ifneq和ifeq的使⽤⽅法类似, 就是取反# Makefile 内容all:ifeq ("aa", "bb")@echo "equal"else@echo "not equal"endif# bash 中执⾏make$ makenot equal⽰例: ifdef的例⼦, ifndef和ifdef的使⽤⽅法类似, 就是取反# Makefile 内容SRCS := program.call:ifdef SRCS@echo $(SRCS)else@echo "no SRCS"# bash 中执⾏make$ makeprogram.c3.4 Makefile 中的函数Makefile 中⾃带了⼀些函数, 利⽤这些函数可以简化 Makefile 的编写.函数调⽤语法如下:$(<function> <arguments>)# 或者${<function> <arguments>}<function> 是函数名<arguments> 是函数参数3.4.1 字符串函数字符串替换函数: $(subst <from>,<to>,<text>)功能: 把字符串<text> 中的 <from> 替换为 <to>返回: 替换过的字符串# Makefile 内容all:@echo $(subst t,e,maktfilt) <-- 将t替换为e# bash 中执⾏make$ makemakefile模式字符串替换函数: $(patsubst <pattern>,<replacement>,<text>)功能: 查找<text>中的单词(单词以"空格", "tab", "换⾏"来分割) 是否符合 <pattern>, 符合的话, ⽤ <replacement> 替代.返回: 替换过的字符串# Makefile 内容all:@echo $(patsubst %.c,%.o,programA.c programB.c)# bash 中执⾏make$ makeprogramA.o programB.o去空格函数: $(strip <string>)功能: 去掉 <string> 字符串中开头和结尾的空字符返回: 被去掉空格的字符串值# Makefile 内容VAL := " aa bb cc "all:@echo "去除空格前: " $(VAL)@echo "去除空格后: " $(strip $(VAL))# bash 中执⾏make去除空格前: aa bb cc去除空格后: aa bb cc查找字符串函数: $(findstring <find>,<in>)功能: 在字符串 <in> 中查找 <find> 字符串返回: 如果找到, 返回 <find> 字符串, 否则返回空字符串# Makefile 内容VAL := " aa bb cc "all:@echo $(findstring aa,$(VAL))@echo $(findstring ab,$(VAL))# bash 中执⾏make$ makeaa过滤函数: $(filter <pattern...>,<text>)功能: 以 <pattern> 模式过滤字符串 <text>, *保留* 符合模式 <pattern> 的单词, 可以有多个模式返回: 符合模式 <pattern> 的字符串# Makefile 内容all:@echo $(filter %.o %.a,program.c program.o program.a)# bash 中执⾏make$ makeprogram.o program.a反过滤函数: $(filter-out <pattern...>,<text>)功能: 以 <pattern> 模式过滤字符串 <text>, *去除* 符合模式 <pattern> 的单词, 可以有多个模式返回: 不符合模式 <pattern> 的字符串# Makefile 内容all:@echo $(filter-out %.o %.a,program.c program.o program.a)# bash 中执⾏make$ makeprogram.c排序函数: $(sort <list>)功能: 给字符串 <list> 中的单词排序 (升序)返回: 排序后的字符串# Makefile 内容all:@echo $(sort bac abc acb cab)# bash 中执⾏make$ makeabc acb bac cab取单词函数: $(word <n>,<text>)功能: 取字符串 <text> 中的第<n>个单词 (n从1开始)返回: <text> 中的第<n>个单词, 如果<n> ⽐ <text> 中单词个数要⼤, 则返回空字符串# Makefile 内容all:@echo $(word 1,aa bb cc dd)@echo $(word 5,aa bb cc dd)@echo $(word 4,aa bb cc dd)# bash 中执⾏make$ makeaadd取单词串函数: $(wordlist <s>,<e>,<text>)功能: 从字符串<text>中取从<s>开始到<e>的单词串. <s>和<e>是⼀个数字.返回: 从<s>到<e>的字符串# Makefile 内容all:@echo $(wordlist 1,3,aa bb cc dd)@echo $(word 5,6,aa bb cc dd)@echo $(word 2,5,aa bb cc dd)# bash 中执⾏make$ makeaa bb ccbb单词个数统计函数: $(words <text>)功能: 统计字符串 <text> 中单词的个数返回: 单词个数# Makefile 内容all:@echo $(words aa bb cc dd)@echo $(words aabbccdd)@echo $(words )# bash 中执⾏make$ make41⾸单词函数: $(firstword <text>)功能: 取字符串 <text> 中的第⼀个单词返回: 字符串 <text> 中的第⼀个单词# Makefile 内容all:@echo $(firstword aa bb cc dd)@echo $(firstword aabbccdd)@echo $(firstword )# bash 中执⾏make$ makeaaaabbccdd3.4.2 ⽂件名函数取⽬录函数: $(dir <names...>)功能: 从⽂件名序列 <names> 中取出⽬录部分返回: ⽂件名序列 <names> 中的⽬录部分# Makefile 内容all:@echo $(dir /home/a.c ./bb.c ../c.c d.c)# bash 中执⾏make$ make/home/ ./ ../ ./取⽂件函数: $(notdir <names...>)功能: 从⽂件名序列 <names> 中取出⾮⽬录部分返回: ⽂件名序列 <names> 中的⾮⽬录部分# Makefile 内容all:@echo $(notdir /home/a.c ./bb.c ../c.c d.c)# bash 中执⾏make$ makea.c bb.cc.cd.c取后缀函数: $(suffix <names...>)功能: 从⽂件名序列 <names> 中取出各个⽂件名的后缀返回: ⽂件名序列 <names> 中各个⽂件名的后缀, 没有后缀则返回空字符串# Makefile 内容all:@echo $(suffix /home/a.c ./b.o ../c.a d)# bash 中执⾏make$ make.c .o .a取前缀函数: $(basename <names...>)功能: 从⽂件名序列 <names> 中取出各个⽂件名的前缀返回: ⽂件名序列 <names> 中各个⽂件名的前缀, 没有前缀则返回空字符串# Makefile 内容all:@echo $(basename /home/a.c ./b.o ../c.a /home/.d .e)# bash 中执⾏make$ make/home/a ./b ../c /home/加后缀函数: $(addsuffix <suffix>,<names...>)功能: 把后缀 <suffix> 加到 <names> 中的每个单词后⾯返回: 加过后缀的⽂件名序列# Makefile 内容all:@echo $(addsuffix .c,/home/a b ./c.o ../d.c)# bash 中执⾏make$ make/home/a.c b.c ./c.o.c ../d.c.c加前缀函数: $(addprefix <prefix>,<names...>)功能: 把前缀 <prefix> 加到 <names> 中的每个单词前⾯返回: 加过前缀的⽂件名序列# Makefile 内容all:@echo $(addprefix test_,/home/a.c b.c ./d.c)# bash 中执⾏make$ maketest_/home/a.c test_b.c test_./d.c连接函数: $(join <list1>,<list2>)功能: <list2> 中对应的单词加到 <list1> 后⾯返回: 连接后的字符串# Makefile 内容all:@echo $(join a b c d,1234)@echo $(join a b c d,12345)@echo $(join a b c d e,1234)# bash 中执⾏make$ makea1 b2 c3 d4a1 b2 c3 d4 5a1 b2 c3 d4 e3.4.3 foreach语法:$(foreach <var>,<list>,<text>)⽰例:# Makefile 内容targets := a b c dobjects := $(foreach i,$(targets),$(i).o)all:@echo $(targets)@echo $(objects)# bash 中执⾏make$ makea b c da.ob.oc.od.o3.4.4 if这⾥的if是个函数, 和前⾯的条件判断不⼀样, 前⾯的条件判断属于Makefile的关键字语法:$(if <condition>,<then-part>)$(if <condition>,<then-part>,<else-part>)⽰例:# Makefile 内容val := aobjects := $(if $(val),$(val).o,nothing)no-objects := $(if $(no-val),$(val).o,nothing)all:@echo $(objects)@echo $(no-objects)# bash 中执⾏make$ makea.onothing3.4.5 call - 创建新的参数化函数语法:$(call <expression>,<parm1>,<parm2>,<parm3>...)⽰例:# Makefile 内容log = "====debug====" $(1) "====end===="all:@echo $(call log,"正在 Make")# bash 中执⾏make$ make====debug==== 正在 Make ====end====3.4.6 origin - 判断变量的来源语法:$(origin <variable>)返回值有如下类型:类型含义undefined<variable> 没有定义过default<variable> 是个默认的定义, ⽐如 CC 变量environment<variable> 是个环境变量, 并且 make时没有使⽤ -e 参数file<variable> 定义在Makefile中command line<variable> 定义在命令⾏中override<variable> 被 override 重新定义过automatic<variable> 是⾃动化变量⽰例:# Makefile 内容val-in-file := test-fileoverride val-override := test-overrideall:@echo $(origin not-define) # not-define 没有定义@echo $(origin CC) # CC 是Makefile默认定义的变量@echo $(origin PATH) # PATH 是 bash 环境变量@echo $(origin val-in-file) # 此Makefile中定义的变量@echo $(origin val-in-cmd) # 这个变量会加在make的参数中@echo $(origin val-override) # 此Makefile中定义的override变量@echo $(origin @) # ⾃动变量, 具体前⾯的介绍# bash 中执⾏make$ make val-in-cmd=val-cmdundefineddefaultenvironmentfilecommand lineoverrideautomatic3.4.7 shell语法:$(shell <shell command>)它的作⽤就是执⾏⼀个shell命令, 并将shell命令的结果作为函数的返回.作⽤和 `<shell command>` ⼀样, ` 是反引号3.4.8 make 控制函数产⽣⼀个致命错误: $(error <text ...>)功能: 输出错误信息, 停⽌Makefile的运⾏# Makefile 内容all:$(error there is an error!)@echo "这⾥不会执⾏!"# bash 中执⾏make$ makeMakefile:2: *** there is an error!. Stop.输出警告: $(warning <text ...>)功能: 输出警告信息, Makefile继续运⾏# Makefile 内容all:$(warning there is an warning!)@echo "这⾥会执⾏!"# bash 中执⾏make$ makeMakefile:2: there is an warning!这⾥会执⾏!3.5 Makefile中⼀些GNU约定俗成的伪⽬标如果有过在Linux上, 从源码安装软件的经历的话, 就会对 make clean, make install ⽐较熟悉.像 clean, install 这些伪⽬标, ⼴为⼈知, 不⽤解释就⼤家知道是什么意思了.下⾯列举⼀些常⽤的伪⽬标, 如果在⾃⼰项⽬的Makefile合理使⽤这些伪⽬标的话, 可以让我们⾃⼰的Makefile看起来更专业, 呵呵 :)伪⽬标含义all所有⽬标的⽬标，其功能⼀般是编译所有的⽬标clean删除所有被make创建的⽂件install安装已编译好的程序，其实就是把⽬标可执⾏⽂件拷贝到指定的⽬录中去print列出改变过的源⽂件tar把源程序打包备份. 也就是⼀个tar⽂件dist创建⼀个压缩⽂件, ⼀般是把tar⽂件压成Z⽂件. 或是gz⽂件TAGS更新所有的⽬标, 以备完整地重编译使⽤check 或 test⼀般⽤来测试makefile的流程。
make用法
make用法make是一个非常强大的工具，用于构建和管理软件项目。
它以命令行方式工作，可以自动地根据源代码和Makefile中的规则来编译、链接和打包代码。
在这篇文章中，我们将讨论make的用法，包括使用规则、变量和函数，以及构建多个目标、生成库和调试makefile。
一、makefile和规则Makefile是用于描述如何构建目标（通常是二进制文件或库文件）以及如何管理依赖关系的文本文件。
Makefile中的每个规则都指定了一个目标、依赖关系以及如何构建目标。
规则的格式如下：target: dependenciescommands其中，target是要构建的目标文件（可以是中间目标或最终目标），dependencies是构建目标所需的源文件或其他目标文件，commands是构建目标的命令。
下面是一个简单的Makefile示例：hello: main.o greeting.ogcc -o hello main.o greeting.omain.o: main.c greeting.hgcc -c main.cgreeting.o: greeting.c greeting.hgcc -c greeting.c这个Makefile包含了三个规则，分别用于构建hello可执行文件、main.o目标文件和greeting.o目标文件。
其中，hello的依赖是main.o和greeting.o，main.o的依赖是main.c和greeting.h，greeting.o的依赖是greeting.c和greeting.h。
如果执行make命令，则make将根据上述规则构建hello可执行文件，首先编译main.c和greeting.c生成main.o和greeting.o，然后链接这两个目标生成hello。
如果运行make clean，则make将删除所有生成的目标文件和可执行文件，该规则的格式如下：clean:rm -f hello main.o greeting.o二、变量和函数在Makefile中，可以使用变量和函数来简化和重复使用相同的命令和选项。
vivado makefile文件编写实例
vivado makefile文件编写实例如何编写Vivado Makefile 文件。
Vivado 是一款由Xilinx 公司开发的集成电路设计工具，它提供了丰富的设计和仿真功能，可以用于设计和验证各种数字电路。
Makefile 是一种用于自动化构建和管理项目的文件，它可以定义编译、链接和运行等操作的规则。
在Vivado 中使用Makefile 可以方便地管理项目的编译和仿真过程，提高开发效率。
本文将以中括号内的内容为主题，一步一步回答如何编写Vivado Makefile 文件。
一、创建Makefile 文件首先，在Vivado 工程目录下创建一个名为Makefile 的文件。
可以使用文本编辑器或者命令行工具创建该文件。
二、Makefile 基本结构Makefile 是按照一定的规则编写的，它由一系列的规则定义组成，每个规则包含一个或多个目标、依赖和命令。
规则的语法如下：target: dependenciescommand其中，target 是规则的目标，dependencies 是目标的依赖，command 是执行的命令。
三、Vivado Makefile 常用规则1. all：编译和仿真整个工程all: build sim上述规则定义了一个名为all 的目标，它依赖于build 和sim 两个目标，执行的命令为空。
2. build：编译工程build:vivado -mode batch -source build.tcl上述规则定义了一个名为build 的目标，它执行vivado 命令，并传入-mode batch 和-source build.tcl 两个参数。
这里的build.tcl 是一个Vivado Tcl 脚本，用于自动化执行编译操作。
3. sim：仿真工程sim:vivado -mode batch -source sim.tcl上述规则定义了一个名为sim 的目标，它执行vivado 命令，并传入-mode batch 和-source sim.tcl 两个参数。
make使用方法
make使用方法Make是一个常用的自动化构建工具，可以大大提高软件开发的效率。
Make基于makefile文件，通过编写规则实现自动化编译、测试和打包等操作。
在本文中，我们将详细介绍Make的使用方法。
第一步：安装MakeMake是一个跨平台的工具，可以在Windows、Linux、Mac OS等操作系统上安装。
在Linux系统中，可以使用以下命令安装Make：```sudo apt-get install make```在Windows系统中，可以从MinGW或Cygwin等工具包中安装Make。
第二步：编写Makefile文件Makefile文件是Make的核心文件，可以用于描述工程的构建规则。
Makefile文件包括一系列规则和命令，用于指定源文件、目标文件、依赖关系和构建方法等信息。
以下是一个简单的Makefile文件示例：```all: hellohello: main.o print.ogcc -o hello main.o print.omain.o: main.c print.hgcc -c main.cprint.o: print.c print.hgcc -c print.cclean:rm -f *.o hello```上述Makefile文件定义了四个规则：* `all`规则表示默认构建规则，即编译`hello`程序。
* `hello`规则表示编译生成程序`hello`，依赖于`main.o`和`print.o`两个目标文件。
* `main.o`规则表示编译生成目标文件`main.o`，依赖于`main.c`和`print.h`两个源文件。
* `print.o`规则表示编译生成目标文件`print.o`，依赖于`print.c`和`print.h`两个源文件。
* `clean`规则表示清除所有目标和中间文件。
第三步：运行Make在Makefile文件所在目录下，可以使用以下命令运行Make：```make```这将执行Makefile文件中的默认规则`all`，即编译生成程序`hello`。
windows makefile编写规则
windows makefile编写规则【实用版】目录1.编写 Makefile 的必要性2.Makefile 的基本结构3.变量定义4.规则与依赖关系5.编写 Windows Makefile 的注意事项正文一、编写 Makefile 的必要性在软件开发过程中，我们常常需要编译和链接源代码以生成可执行文件。
尤其是在大型项目中，如何自动化地管理这些编译和链接过程就显得尤为重要。
Makefile 就是在这种情况下应运而生的一种工具，它能帮助我们简化和规范化这个过程。
二、Makefile 的基本结构一个典型的 Makefile 主要包括以下几个部分：1.变量定义：用于设置一些编译选项和路径等。
2.规则：定义了如何将源文件编译成目标文件。
3.依赖关系：描述了目标文件依赖于哪些源文件。
三、变量定义在 Makefile 中，我们可以通过“define”语句来定义变量。
例如：```CC = g++CFLAGS = -g -Wall```上述代码定义了两个变量：CC 和 CFLAGS。
CC 表示编译器，这里设置为 g++；CFLAGS 表示编译选项，这里设置为-g（输出调试信息）和-Wall （启用所有警告）。
四、规则与依赖关系规则和依赖关系是 Makefile 的核心部分，它们描述了如何将源文件编译成目标文件。
规则的一般形式为：```目标文件 : 源文件 1 源文件 2...t$(CC) $(CFLAGS) -o $@ $^```其中，$@表示目标文件，$^表示所有源文件。
依赖关系则是通过“depends”语句来描述的，例如：```target.o : source1.o source2.ot$(CC) $(CFLAGS) -c $< -o $@```五、编写 Windows Makefile 的注意事项在 Windows 系统上编写 Makefile 时，需要注意以下几点：1.路径问题：在 Windows 系统上，路径使用双反斜杠（）或者单斜杠（/）表示，需要根据实际情况进行设置。
stm32 makefile编写规则
stm32 makefile编写规则STM32是一款广泛应用于嵌入式系统开发的微控制器系列，而Makefile是一种常用的构建工具，用于自动化编译和构建程序。
在STM32的开发过程中，使用Makefile可以方便地管理项目的构建过程，提高开发效率。
本文将介绍如何使用Makefile编写规则来进行STM32的开发。
在开始编写Makefile规则之前，需要了解一些基本概念。
首先，Makefile是一个文本文件，其中包含了一系列规则，用于描述如何生成目标文件。
每个规则由一个或多个依赖项和一个命令组成。
当目标文件的依赖项发生变化时，Make工具会根据规则执行相应的命令来生成目标文件。
下面是一个简单的Makefile规则示例：```Makefile# 定义目标文件名TARGET = main# 定义编译器和编译选项CC = arm-none-eabi-gccCFLAGS = -mcpu=cortex-m4 -mthumb -c -g -O0 -std=c99# 定义链接器和链接选项LD = arm-none-eabi-ldLDFLAGS = -Tstm32.ld# 定义目标文件和源文件OBJS = main.oSRCS = main.c# 默认规则all: $(TARGET).elf# 生成目标文件$(TARGET).elf: $(OBJS)$(LD) $(LDFLAGS) -o $@ $^# 生成目标文件的依赖关系$(OBJS): $(SRCS)$(CC) $(CFLAGS) -o $@ $<# 清理生成的文件clean:rm -rf $(TARGET).elf $(OBJS)```在上述示例中，首先定义了目标文件名（TARGET）、编译器（CC）和编译选项（CFLAGS）、链接器（LD）和链接选项（LDFLAGS）、目标文件（OBJS）以及源文件（SRCS）等变量。
接着定义了一个默认规则（all），该规则依赖于目标文件（$(TARGET).elf）。
C语言预处理、结构体和make的使用--make的使用和Makefile的编写(二)
在编写过一些Makefile文件后就会发现，目标文件、依赖文件、编译命令之间存在一定的规律。比如，目标文件一般依赖同名的.c源文件，而生成这种目 标文件的命令则是使用gcc编译该.c源文件。为了简化Makefile的编写，make命令在实现时内嵌了隐含规则。隐含规则是make或用户自己预定 义的一些规则。如果Makefile文件中没有显式的给出某个目标的依赖文件和编译命令，make会根据目标文件的扩展名使用隐含规则，自动建立关于这个 目标文件的依赖文件和编译所使用的命令。
.o：目标文件
这里.o目标文件是指使用编译器gcc的-c选项生成的中间文件，不是Makefile里介绍的目标文件。
在make处理Makefile文件时，Байду номын сангаас及C语言的隐含规则主要有两条：一条是，对于一个没有后缀的目标文件（如上面的program），如果 Makefile文件中没有明确指明对应的依赖文件和编译命令，并且当前目录下可以找到同名.c源文件，那么make就自动为该目标文件建立一条像上面那 样的规则。另一条是，对于一个以.o结尾的目标文件，如果该目标没有依赖文件和编译器命令并且可以在当前目录下找到同名.c源文件，make会为它建立一 个规则以生成.o目标文件。比如，对于规则：
endif
示例二：
foo =
ifdef foo
frobozz = yes
else
frobozz = no
endif
示例一中的结果是“forbozz = yes”，而示例二的结果是“frobozz = no”。其原因在于：示例一中，变量“foo”的定义是“foo = $(bar)”。虽然变量“bar”的值为空，但是“ifdef”判断的结果是真。当需要判断一个变量的值是否为空时，最好使用“ifeq”（或者 “ifneq”）而不是“ifdef”。
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如果用IDE开发环境,这编译和链接一般由IDE自动完成.但 绝大部分Linux和开源项目并不使用IDE,而是使用gcc 之 类命令行工具来编译
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Linux 内核.
在一项目里, 代码通常都引用关系.因此需要指定谁先编译, 谁后编译.甚至是更复杂的功能操作 Makefile 就为解决上述一系统问题而创造的.可以把 Makefile 理解成是一种由make 程序进行解释的一种特殊 脚本. Linux 几乎所有项目都是通过Makefile 方式编译的,如 MySQL,Apache和操作系统本身,因此Linux 下开发必须 掌握Makefile的编写和使用
GNU make 的主要预定义变量
Linux 培训
GNU make 有许多预定义的变量，这些变量具有 特殊的含义，可在规则中使用。 除这些变量外，GNU make 还将所有的环境变量 作为自己的预定义变量。
在上面的例子中，CC 和 CCFLAGS 就是 make 的变量。GNU make 通常称之为变量，而其他 UNIX 的 make 工具称之为宏，实 际是同一个东西。在 makefile 中引用变量的值时，只需变量名之前 添加 $ 符号，如 上面的 $(CC) 和 $(CCFLAGS)。
Makefile变量定义
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makefile 变量
Linux 培训
GNU 的 make 工具除提供有建立目标的基本功能之外，还有许多便 于表达依赖性关系以及建立目标的命令的特 色。其中之一就是变量或 宏的定义能力。如果你要以相同的编译选项同时编译十几个 C 源文件， 而为每个目 标的编译指定冗长的编译选项的话，将是非常乏味的。但 利用简单的变量定义，可避免这种乏味的工作：
主讲人：黄新宇 bluedr
一个Makefile 可以看作是一系列规则的组合,一个规则也 能称为一个目标(target) 规则的格式
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目标名称是需要创建结果一个称呼.可以取任意标识名.一般与创建 文件同名 依赖对象,表示创建这个目标之前,必须预先创建的其它目标,这里的 对象可以是另一个规则的名称,也可是基本的文件名称 命令列表表示为了创建这一个目标,需要执行哪些Shell命令.可以是 一行或多行Shell命令.每一行命令行的行首必须是一个跳格字符 (即tab), 注意行首空格是无效,否则执行makefile报错 如果命令行过长,可用\分行,分行后的新行,无需使用tab打头
Makefile与Shell脚本的异同
Linux 培训
相同点:
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都是文本文件格式的脚本. 都可以执行Shell命令 都可以定义变量,和条件控制语句.(使用格式上有差别)
解释器不同,Shell脚本是由对应Shell程序解释.而 Makefile是由make程序解释 格式不一样,Shell脚本以命令行为基本单位,而Makefile 以规则为基本单位 Shell脚本只要有执行权限即可直接执行,Makefile必须 要用make来显式调用才行,本身不需执行权限
#这里foo最终的值为空,定义foo时,bar 并未定义,这里取空. foo := $(bar) bar := $(ugh) ugh := Huh?
#这里foo最终的值为Huh,因为foo后面 bar还要做递归调用,而ugh也会做递归 调用 foo = $(bar) bar = $(ugh) ugh = Huh?
伪目标
Linux 培训
一般的目标最终结果都是生成一个文件,但有一些目标可以 不生成结果文件.只是为了调用命令或依赖对象.这称为伪 目标(Phony target) make 内置一些常用的伪目标.
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all 缺省的目标入口,如果执行make命令行没有指定目标名称,all目 标则会自动被调用. clean 清除项目生成的中间文件和最终成文件,如何清除需要开发 者自行编写. install 项目如何安装, .具体动作要开发者自行编写 uninstall 项目如何卸载.具体动作要开发者自行编写
Makefile的变量定义要独立于规则之外,
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=与:=区别
Linux 培训
两者都用于变量赋值,:=是简单赋值,=带递归引用
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如=后面是变量,则变量本身值可能还要进行运算 :=只是简单赋值,后面变量只简单取值,没有定义的变量 取为空,一般比较安全 假设CFLAGS预先定义有值,则CFLAGS = $(CFLAGS) -g 变成无限递归调用,最后变成最终堆栈溢出 ,正确写 法是 CFLAGS := $(CFLAGS) -g
dl_file.o:dl_file.c gcc -c dl_file.c -o dl_file.o
clean: rm -f *.o test_link
支持库编译的makefile实例
Linux 培训
通过不同target来执行不同编译
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make 表示编译所有程序和库 make libstr.a 表示编译静态库 make main_a 表示编译静态版库的测试程序以及静态 库
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首先make找到Makefile的入口规则,一般是all,或者是 用户在命令行指定的target 顺着入口规则的依赖对象查找下去,检查一直查找到最终 的目标,即只有被依赖而没有依赖其它对象的目标.即终 目标 从最终目标顺着依赖关系依次执行到入口规则,中间只有 运行命令出错,才会停止执行. 如果是依赖文件,make会自动检测最后更新时间,只会 去执行已经修改过的文件,以此来减少编译时间
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直接编译 遍历子目录 autoconf生成形
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主讲人：黄新宇 bluedrum@
Makefile 产生的背景
Linux 培训
一个软件项目通常包含多个源码文件.每个源代码的编译和 可执行文件的链接都要书写大量的命令.
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如Linux 下要大量调用gcc 来处理
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make –f hello.mk 表示执行名称叫hello.mk makefile脚本
如果需要make不去查找当前目录,而是查找另外一个目录 下的makefile,则使用-C 参数
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make -C /home/hxy 表示去找查找 /home/hxy下的makefile
指编译特定部分
Linux 培训
一个makefile实例
Linux 培训
编译test_link的makefile
all:test_link
test_link:test_link.o dl_list.o dl_file.o gcc test_link.o dl_list.o dl_file.o -o test_link
test_link.o:test_link.c gcc -c test_link.c -o test_link.o dl_list.o:dl_list.c gcc -c dl_list.c -o dl_list.o
整个规则的可做如下解读.‖为了创建这个目标,必须先创建 依赖对象(或是依赖的对象必须存在),然后再调用命令行列 表进行创建”
目标名称 : [依赖对象] <tab>命令列表
规则(rule)概念
Linux 培训
在Makefile里,把源代码编译成目标代码一般是一个规则 把所有中间文件链接在一起也是一个规则
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B u
Makefile的使用和编写
i l d M a k e f i l e
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主讲人：黄新宇 bluedrum@
课程目标
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Makefile的概念 Make的调用格式 Makefile的基本格式 Makefile的扩展话题 常见项目的Makefile格式
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Makefile变量定义跟Shell变量定义刚好相反!
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Shell变量定义时,=两边不能有空格. Makefile 变量定义,=两边一定要有空格 Shell变量用{}来保护变量名,而Makefile变量用()来保 护变量名
是有定义先后顺序的要求 一般要放在所有规则前面进行定义
makefile 基本结构
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makefile 中一般包含如下内容
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需要由 make 工具创建的项目，通常是目标文件和可 执行文件。通常使用“目标（target）”一词来表示 要 创建的项目 要创建的目标依赖于哪些文件 创建每个目标时需要运行的命令,每个命令之前必须有 tab打头 通常都包含一些固定的伪目标,如all,install,clean用作 缺省编译,安装和清除文件 #打头表示注释行
#要想生成hello.o目标,必须先有hello.c, #然后调用命令行gcc编译生成hello.o #依赖对象hello.c在这里可以省略 hello.o:hello.c gcc –c hello.c –o hello.o
#要想生成执行程序hello,必须先执行规则hello.o, #然后调用命令行gcc链接生成hello hello:hello.o gcc hello.o –o hello
一个项目可能不同版本或不同部分,在makefile中 以target表示 make可以通用在命令行直接写target名称,用于 一个或多个target进行编译,
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make install make clean make target1 target2
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不同点:
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