集成电路可测性设计综述

集成电路可测性设计综述

摘要：随着电路和系统日趋复杂，电路测试更加困难，电路可测性设计可以解决这一根本问题。近十多年来的研究己经取得了不少成果，但各种方法在不同程度上均存在局限性和实际应用上的困难，因此继续深入研究硬件开销少、可测性好、故障检测覆盖率高的方法仍然是数字系统设计领域中一个十分重要的课题。

关键词：集成电路；可测性设计

1.引言

集成电路测试关系到集成电路产品设计、生产制造及应用开发各个环节，如果集成电路测试问题解决得好，可以缩短产品的研制开发周期，降低产品的研制、生产与维修成本，确保产品的性能、质量与可靠性。在对有几千个或非门构成的电路在考虑和不考虑可测性设计条件下，测试生成的成本与电路规模的关系曲线如图（1）所示。图中dft代表可测性设计，ut代表无拘束设计。从图中可看出，对于无拘束设计，有关的测试成本随电路规模的增大成指数上升；而采用可测性设计的电路，测试费用与规模基本上是线性增长关系。

图（1）测试生成成本与电路规模关系曲线图

因此深入电路系统的可测性理论与设计方法的研究，对于发展复杂性越来越大的现代电子电气装备，提高其可靠性，降低复杂电子电气系统全寿命周期费用有特别重要的战略意义、实际应用价

值。

2.电路可测性设计概况

2.1电路可测性设计发展。电路系统测试与故障诊断于20世纪60年代在军事上首先开始研究以满足军事装备的维修与保养需要。美国国防部于1993 年2 月颁发mil—std—2165a《系统和设备的可测性大纲》，大纲将可测试性作为与可靠性及维修性等同的设计要求，并规定了可测试性分析、设计及验证的要求及实施方法。该标准的颁布标志着可测试性作为一门独立学科的确立。尽管可测性问题最早是从装备维护保障角度提出，但随着集成电路(ic)技术的发展，满足ic 测试的需求成为推动可测性技术发展的主要动力。从发展趋势上看，半导体芯片技术发展所带来的芯片复杂性的增长远远超过了相应测试技术的进步。因此，复杂芯片系统的测试和验证问题将越来越成为其发展的制约、甚至瓶颈。面对复杂性增长如此迅速的芯片技术，将测试和验证问题纳入芯片设计的范畴几乎成为解决该问题的唯一的途径，这也是目前可测性设计技术和相应的国际标准（ieee1149）在近年来得到快速发展的原因。

2.2 电路可测性设计概念。可测试性设计（design for testability，简称dft），指在集成电路的设计阶段就考虑以后测试的需要，将可测试设计作为逻辑设计的一部分加以设计和优化，为今后能够高效率地测试提供方便。dft主要技术是：转变测试思想，将输入信号的枚举与排列的测试方法转变为对电路内各个节点的测试，即直接对电路硬件组成单元进行测试；降低测试的复杂性，

即将复杂的逻辑分块，使模块易于测试；断开长的逻辑链，采用附加逻辑和电路使测试生成容易，改进其可控制性和可观察性，覆盖全部硬件节点；添加自检测模块，使测试具有智能化和自动化。

测试考虑是集成电路设计中最辣手的问题之一，设计的可测性是指完整测试程序的生成和执行的有效性。评价一个设计的可测性的基本要素有：故障诊断、功能核实、性能评估以及可控性和可观性。可测性设计通常包含三个方面：（1）测试矢量生成设计，即在允许的时间内产生故障测试矢量或序列。（2）对测试进行评估和计算。（3）实施测试的设计，即解决电路和自动测试设备的连接问题。可测性设计或面向测试的设计（dft）通常包括设计测试电路和设计测试模版两类。测试电路的设计准则是：以尽可能少的附加测试电路为代价，获得将来制造后测试时的最大化制造故障覆盖率。其目的是简化测试、加速测试、提高测试的可信度。测试模版的设计准则是：选择尽可能短的测试序列，同时又拥有最大的制造故障覆盖率。

3.电路可测性设计方法简介

（1）扫描路径法。扫描路径法是一种应用较广的结构化可测性设计方法，由williams和angell于1973年提出的，主要是解决时序电路的测试问题。基于扫描路径设计的电路，只需对组合电路部分和不在扫描路径上的触发器进行测试，而处于扫描路径上的触发器的测试方法和测试图形是固定形式的，不需要测试生成。扫描路径法的优点：电路容易初始化；改善了电路的可测性；减少了测

试生成过程；测试中把时序电路转化为组合电路，极大地降低了时序电路测试的复杂程度，得以广泛应用。扫描路径法不足之处：需要增加额外的电路面积和i/o引脚，而且串行扫描移入和移出方式导致测试时间非常长。扫描路径设计是以牺牲电路的其他方面为代价的，因而就有成本问题。

（2）边界扫描法。边界扫描法把扫描路径法扩展到整个板级或系统级，是jtag（joint test action group）为了解决ic之间或pcb之间连接的测试问题提出的一种扫描方法。边界扫描标准对数字集成电路以及混合集成电路的数字电路部分提供规范化的测试

存取端口和边界扫描结构，一是试图对板级、基于复杂的数字集成电路和高密度的表面贴片技术的产品提供测试解决方案，二是对具有嵌入式可测性设计特征的数字集成电路提供测试存取和测试控

制方法。边界扫描法同扫描路径法类似，基于边界扫描设计法的元器件的所有与外部交换的信息(指令、测试数据和测试结果)都采用串行通信方式，允许测试指令及相关的测试数据串行送给元器件，然后允许把测试指令的执行结果从元器件串行读出。边界扫描技术中包含了一个与元器件的每个引脚相接，包含在边界扫描寄存器单元中的寄存器链，这样元器件的边界扫描信号可用扫描测试原理进行控制和观察，这就是边界扫描的含义。

（3）内建自测试法（bist）。在电路内部建立测试生成、施加、分析和测试控制结构，使得电路能够测试自身，这就是内建自测试。bist方法分为：在线bist（测试在电路正常功能条件下进行）和

离线bist（测试不在电路的正常功能条件下进行）。离线bist可以应用在系统级、板级和芯片级测试，也可以用在制造、现场和操作级测试，但不能测试实时故障。内建自测试克服了传统测试方法的缺点，如：测试生成过程长；测试施加时间长（随电路的大小呈指数增加）；测试成本高（需要测试设备进行测试施加和响应的捕获）；测试复杂度高；故障覆盖率低等。bist存在一些优点，然而增加了芯片的硬件开销，而且可能对原电路的功能造成一定影响。bist广泛用于集成电路可测性设计中。

4.结束语

数字系统的故障诊断和可测性设计的理论和实践一直是电子技术中一个非常活跃的领域。虽然，近年来可测性设计技术得到了较大的发展，但远远跟不上复杂性越来越大的实际电路系统测试与维修的需要，可测性理论与方法也还有待深入研究和进一步完善。因此加大电路系统的可测性理论与设计方法的研究力度，深入研究复杂电路系统可测性建模与评估方法，pcb、模拟与数模混合信号系统、芯片系统的可测性理论与方法，研制高质量、低成本的集成电路故障测试技术的发展变得越来越具有紧迫性和挑战性。

参考文献

[1] 刘峰，梁勇强.大规模集成电路可测性设计及其应用策略.玉林师范学院学报，2005，(5):29一33

[2] 雷绍充，邵志标，梁峰vlsi测试方法学和可测性设计. 电子工业出版社，2005