超大规模集成电路
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22
n 沟 MOS （NMOS）
VTn
Qss Cox
qN Ad m ax Cox
2kT q
ln
NA ni
-ms
Qss Cox
1 Cox
[2εε0 s
NA(2ΨF
]1/2
)
2kT q
ln
NA ni
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p 沟 MOS （PMOS）
VTP
Qss Cox
qN dD max Cox
2kT q
ln
光P+刻胶
SiO2
EB C
N+ P
N+
N–-epi
钝化层
SiO2
P+
P-Sub
N+埋层
EB C
N+ P
N+
N–-epi
P+
13
14
外延层的作用
• 为了获得高的击穿电压、小的结电容
15
隔离的实现
1.P+隔离扩散要扩穿外延层，与p型衬底连通。因 此，将n型外延层分割成若干个“岛” 。 2. P+隔离接电路最低电位，使“岛” 与“岛” 之 间形成两个背靠背的反偏二极管。
26
N阱CMOS工艺
早期的CMOS工艺的N阱工艺和P阱工 艺两者并存发展。但由于N阱CMOS中 NMOS管直接在P型硅衬底上制作，有利于 发挥NMOS器件高速的特点，因此成为常 用工艺 。
27
3.双阱CMOS工艺
• 随着工艺的不断进步，集成电路的
线条尺寸不断缩小，传统的单阱工
艺有时已不满足要求，双阱工艺应 运而生。
• 为了获得高的击穿电压、小的结电容，要求集电 区电阻率高
• 为了获得小的饱和压降Uces（直接决定逻辑电路 的输出低电平，越小越好）和集电区串联电阻,提 高特征频率fT和ICM要求电阻率低
12
埋层的作用
1.减小串联电阻（集成电路中的各个电极均从 上表面引出，外延层电阻率较大且路径较长），
饱和压降Uces,提高特征频率fT和ICM 2.减小寄生pnp晶体管的影响
24
2.N阱CMOS工艺 N阱CMOS芯片剖面示意图
25
N阱CMOS正好和P阱CMOS工艺相 反，它是在P型衬底上形成N阱。因为N 沟道器件是在P型衬底上制成的，这种 方法与标准的N沟道MOS(NMOS)的工 艺是兼容的。在这种情况下，N阱中和 了P型衬底， P沟道MOS管会受到过渡 掺杂的影响。
4
1.衬底准备 2.第一次光刻——N+隐埋层扩散孔光刻
衬底准备（P型）氧化 光刻n+埋层区 n+埋层区注入 清洁表面
P-Sub
5
3.外延层淀积
4.第二次光刻——P+隔离扩散孔光刻
生长n-外延 隔离氧化 光刻p+隔离区 p+隔离注入 p+隔离推进
N+ NP-Sub
N+ N-
6
5.第三次光刻——P型基区扩散孔光刻 光刻硼扩散区 硼扩散
第九章 ULSI工艺总汇
1
集成电路制造工艺分类 1. 双极型工艺（bipolar） 2. CMOS工艺 3. BiCMOS工艺
2
§1 双极型（NPN）集成电路工艺 (典型的PN结隔离工艺)
3
思考题
1.与分立器件工艺有什么不同？ 2.埋层的作用是什么？ 3.需要几块光刻掩膜版(mask)? 4.每块掩膜版的作用是什么？ 5.器件之间是如何隔离的？ 6.器件的电极是如何引出的？
ND ni
- ms
Qss Cox
-
1 Cox
[2ε0εsND (2ΨF)]1/2
2k q
T
ln
ND ni
- φms
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• 由于氧化层中正电荷的作用以及负的金属(铝)栅 与衬底的功函数差，使得在没有沟道离子注入技 术的条件下，制备低阈值电压(绝对值)的PMOS 器件和增强型NMOS器件相当困难。于是，采用 轻掺杂的n型衬底制备PMOS器件，采用较高掺杂 浓度扩散的p阱做NMOS器件（使阈值电压从负 变正，因为高的表面态会使NMOS的阈值电压为 负），在当时成为最佳的工艺组合。
光P+刻胶
SiO2
EB C
N+ P
N+
N–-epi
钝化层
SiO2
P+
P-Sub
N+埋层
EB C
N+ P
N+
N–-epi
P+
18
§2 CMOS集成电路工艺
19
• CMOS集成电路是目前应用最为广泛的一 种集成电路，约占集成电路总数的95% 以上。
• CMOS工艺技术是当代VLSI工艺的主流工 艺技术，它是在PMOS与NMOS工艺基础上 发展起来的。其特点是将NMOS器件与 PMOS器件同时制作在同一硅衬底上。
28
双阱CMOS工艺
• 通常双阱CMOS工艺采用的原始材料是在 N+或P+衬底上外延一层轻掺杂的外延层， 然后用离子注入的方法同时制作N阱和P阱。
29
双阱CMOS工艺
ຫໍສະໝຸດ Baidu
光P+刻胶
SiO2
EN+SiOBP2
C
N+
N–-epi
钝化层
SiO2
P+
P-Sub
N+埋层
EB C
N+ P
N+
P+
N–-epi
16
光刻掩膜版汇总 埋层区隔离墙硼扩区 磷扩区 引线孔 金属连线
17
金属与半导体接触？
外延层电极的引形成出低欧势姆垒高接，掺触高杂的复方合法，？
欧姆接触电极：金属与掺杂浓度较低的外延层相 接触易形成整流接触（金半接触势垒二极管）。因 此，外延层电极引出处应增加浓度。
• CMOS工艺技术一般可分为三类，即 P阱CMOS工艺 N阱CMOS工艺 双阱CMOS工艺
20
1.P阱CMOS工艺
P阱CMOS工艺以N型单晶硅为衬底， 在其上制作P阱。NMOS管做在P阱内， PMOS管做在N型衬底上。
21
P阱CMOS工艺
电连接时，P阱接最负电位，N衬底接最正 电位，通过反向偏置的PN结实现PMOS器件和 NMOS器件之间的相互隔离。P阱CMOS芯片剖 面示意图见下图。
P P+ N+ N- P+
P N+ N- P+
P-Sub
10
NPN晶体管剖面图
SiO2
B
N+ E
AL C
P P+
P+ N-epi Epitaxial layer 外延层
N+-BL Buried Layer
P-SUB
11
埋层 外延层作用
• 在晶体管的电学参数中，特征频率ft,饱和压降 Uces，最大集电极电流ICM，击穿电压UBRCEO， 结电容都与集电区的掺杂浓度有关。而且他们对 集电区浓度的要求相互矛盾。
P+ N+ N- P+
N+ N- P+
P-Sub
7
6.第四次光刻——N+发射区扩散孔光刻 氧化 光刻磷扩散区 磷扩散
P P+ N+ N- P+
P N+ N- P+
P-Sub
8
7.第五次光刻——引线接触孔光刻
氧化 光刻引线孔 清洁表面
P P+ N+ N- P+
P N+ N- P+
P-Sub
9
8.第六次光刻——金属化内连线光刻 蒸镀金属 反刻金属
n 沟 MOS （NMOS）
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NA(2ΨF
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p 沟 MOS （PMOS）
VTP
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光P+刻胶
SiO2
EB C
N+ P
N+
N–-epi
钝化层
SiO2
P+
P-Sub
N+埋层
EB C
N+ P
N+
N–-epi
P+
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外延层的作用
• 为了获得高的击穿电压、小的结电容
15
隔离的实现
1.P+隔离扩散要扩穿外延层，与p型衬底连通。因 此，将n型外延层分割成若干个“岛” 。 2. P+隔离接电路最低电位，使“岛” 与“岛” 之 间形成两个背靠背的反偏二极管。
26
N阱CMOS工艺
早期的CMOS工艺的N阱工艺和P阱工 艺两者并存发展。但由于N阱CMOS中 NMOS管直接在P型硅衬底上制作，有利于 发挥NMOS器件高速的特点，因此成为常 用工艺 。
27
3.双阱CMOS工艺
• 随着工艺的不断进步，集成电路的
线条尺寸不断缩小，传统的单阱工
艺有时已不满足要求，双阱工艺应 运而生。
• 为了获得高的击穿电压、小的结电容，要求集电 区电阻率高
• 为了获得小的饱和压降Uces（直接决定逻辑电路 的输出低电平，越小越好）和集电区串联电阻,提 高特征频率fT和ICM要求电阻率低
12
埋层的作用
1.减小串联电阻（集成电路中的各个电极均从 上表面引出，外延层电阻率较大且路径较长），
饱和压降Uces,提高特征频率fT和ICM 2.减小寄生pnp晶体管的影响
24
2.N阱CMOS工艺 N阱CMOS芯片剖面示意图
25
N阱CMOS正好和P阱CMOS工艺相 反，它是在P型衬底上形成N阱。因为N 沟道器件是在P型衬底上制成的，这种 方法与标准的N沟道MOS(NMOS)的工 艺是兼容的。在这种情况下，N阱中和 了P型衬底， P沟道MOS管会受到过渡 掺杂的影响。
4
1.衬底准备 2.第一次光刻——N+隐埋层扩散孔光刻
衬底准备（P型）氧化 光刻n+埋层区 n+埋层区注入 清洁表面
P-Sub
5
3.外延层淀积
4.第二次光刻——P+隔离扩散孔光刻
生长n-外延 隔离氧化 光刻p+隔离区 p+隔离注入 p+隔离推进
N+ NP-Sub
N+ N-
6
5.第三次光刻——P型基区扩散孔光刻 光刻硼扩散区 硼扩散
第九章 ULSI工艺总汇
1
集成电路制造工艺分类 1. 双极型工艺（bipolar） 2. CMOS工艺 3. BiCMOS工艺
2
§1 双极型（NPN）集成电路工艺 (典型的PN结隔离工艺)
3
思考题
1.与分立器件工艺有什么不同？ 2.埋层的作用是什么？ 3.需要几块光刻掩膜版(mask)? 4.每块掩膜版的作用是什么？ 5.器件之间是如何隔离的？ 6.器件的电极是如何引出的？
ND ni
- ms
Qss Cox
-
1 Cox
[2ε0εsND (2ΨF)]1/2
2k q
T
ln
ND ni
- φms
23
• 由于氧化层中正电荷的作用以及负的金属(铝)栅 与衬底的功函数差，使得在没有沟道离子注入技 术的条件下，制备低阈值电压(绝对值)的PMOS 器件和增强型NMOS器件相当困难。于是，采用 轻掺杂的n型衬底制备PMOS器件，采用较高掺杂 浓度扩散的p阱做NMOS器件（使阈值电压从负 变正，因为高的表面态会使NMOS的阈值电压为 负），在当时成为最佳的工艺组合。
光P+刻胶
SiO2
EB C
N+ P
N+
N–-epi
钝化层
SiO2
P+
P-Sub
N+埋层
EB C
N+ P
N+
N–-epi
P+
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§2 CMOS集成电路工艺
19
• CMOS集成电路是目前应用最为广泛的一 种集成电路，约占集成电路总数的95% 以上。
• CMOS工艺技术是当代VLSI工艺的主流工 艺技术，它是在PMOS与NMOS工艺基础上 发展起来的。其特点是将NMOS器件与 PMOS器件同时制作在同一硅衬底上。
28
双阱CMOS工艺
• 通常双阱CMOS工艺采用的原始材料是在 N+或P+衬底上外延一层轻掺杂的外延层， 然后用离子注入的方法同时制作N阱和P阱。
29
双阱CMOS工艺
ຫໍສະໝຸດ Baidu
光P+刻胶
SiO2
EN+SiOBP2
C
N+
N–-epi
钝化层
SiO2
P+
P-Sub
N+埋层
EB C
N+ P
N+
P+
N–-epi
16
光刻掩膜版汇总 埋层区隔离墙硼扩区 磷扩区 引线孔 金属连线
17
金属与半导体接触？
外延层电极的引形成出低欧势姆垒高接，掺触高杂的复方合法，？
欧姆接触电极：金属与掺杂浓度较低的外延层相 接触易形成整流接触（金半接触势垒二极管）。因 此，外延层电极引出处应增加浓度。
• CMOS工艺技术一般可分为三类，即 P阱CMOS工艺 N阱CMOS工艺 双阱CMOS工艺
20
1.P阱CMOS工艺
P阱CMOS工艺以N型单晶硅为衬底， 在其上制作P阱。NMOS管做在P阱内， PMOS管做在N型衬底上。
21
P阱CMOS工艺
电连接时，P阱接最负电位，N衬底接最正 电位，通过反向偏置的PN结实现PMOS器件和 NMOS器件之间的相互隔离。P阱CMOS芯片剖 面示意图见下图。
P P+ N+ N- P+
P N+ N- P+
P-Sub
10
NPN晶体管剖面图
SiO2
B
N+ E
AL C
P P+
P+ N-epi Epitaxial layer 外延层
N+-BL Buried Layer
P-SUB
11
埋层 外延层作用
• 在晶体管的电学参数中，特征频率ft,饱和压降 Uces，最大集电极电流ICM，击穿电压UBRCEO， 结电容都与集电区的掺杂浓度有关。而且他们对 集电区浓度的要求相互矛盾。
P+ N+ N- P+
N+ N- P+
P-Sub
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6.第四次光刻——N+发射区扩散孔光刻 氧化 光刻磷扩散区 磷扩散
P P+ N+ N- P+
P N+ N- P+
P-Sub
8
7.第五次光刻——引线接触孔光刻
氧化 光刻引线孔 清洁表面
P P+ N+ N- P+
P N+ N- P+
P-Sub
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8.第六次光刻——金属化内连线光刻 蒸镀金属 反刻金属