基于FPGA的Cache替换算法控制器设计++

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基于预取的Cache替换策略

基于预取的Cache替换策略
孙玉强;王文闻;巢碧霞;顾玉宛
【期刊名称】《微电子学与计算机》
【年(卷),期】2017(34)1
【摘要】在页式虚拟存储管理系统中,合理的Cache替换策略可以减少CPU等待时间,提升Cache命中率和系统性能.许多经典Cache置换算法的依据都是页面的访问次数或访问时间,也有一些是两者兼顾.对此介绍了一种基于预取的Cache替换策略,主要做出了以下2点优化:(1)一次Cache置换淘汰多个页面;(2)Cache首次调入页面由"拉取"模式改为"推送"模式.模拟实验结果显示,该方法有效提高了Cache 命中率,提升了系统性能.
【总页数】6页(P85-89)
【关键词】预取;替换策略;Cache;命中率
【作者】孙玉强;王文闻;巢碧霞;顾玉宛
【作者单位】常州大学信息科学与工程学院
【正文语种】中文
【中图分类】TP316
【相关文献】
1.面向预取的最优替换策略分析 [J], 李亚各;袁万腾
2.基于修正LRU的压缩Cache替换策略 [J], 田新华;欧国东;张民选
3.基于经济模型的网格cache的文件副本替换策略 [J], 沈薇;周宇;刘方爱
4.基于流访问特征的多级Cache硬件预取 [J], 贾迅;翁志强;胡向东
5.基于改进LRU替换策略的共享Cache划分 [J], 王涛;朱怡安;黄姝娟
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cache硬件设计实验总结

cache硬件设计实验总结
一、实验内容
本次实验主要是简单熟悉cache硬件设计的基础，以及学习cache在系统中的应用。

学习的主要内容有：
1、cache硬件结构，包括cache的分类、cache的结构及工作原理；
2、cache替换算法的概述；
3、cache的动态优化。

二、实验目的
通过本次实验，学生可以掌握cache的硬件结构，理解cache 的替换算法，以及cache的动态优化，为以后学习更深入的cache 知识打下扎实的基础。

三、实验过程
1、首先，学生阅读有关cache硬件结构的相关资料，理解cache的分类、结构及工作原理；
2、然后，学生学习cache的替换算法，如最近最久未使用（LRU）、先进先出（FIFO）、最佳置换（OPT）等；
3、接着，学生了解cache的动态优化，学习cache置换算法的变种，以及新型cache技术，如组织优化（Organize）、负载均衡（Load Balance）等；
4、最后，学生自己动手实现cache的编程，并用调试工具检测cache的程序是否正确。

四、实验总结
经过本次实验，我们对cache的硬件结构、替换算法、动态优化有了更加全面的认识，并且深入理解了cache在系统中的应用，锻炼了我们的编程能力。

同时，我们在实验中，也提升了自己的专业技能，为以后学习打下扎实的基础。

一种基于Cache机制的嵌入式Flash控制器设计

第33卷第8期2016年8月计算机应用与软件Computer Applications and SoftwareVol.33 No.8Aug.2016一种基于Cache机制的嵌入式Flash控制器设计曹健1>李凌浩1黄雅东1吴中海1张兴1’21 (北京大学软件与微电子学院北京100871)2 (北京大学信息科学技术学院北京100871)摘要嵌入式F lash(e F lash)在S o C中的运用日益广泛，而F la s h较慢的读取速度与处理器高频取指之间的矛盾愈发突出。

针对该问题，在F la s h控制器中引入C a c h e机制，并运用组相联映射、优化的“最近最少使用”L R U(Least R ecently U se d)替换算法、流水预填充结构对C a c h e进行多方面优化。

与未加入C a c h e机制的F la s h控制器相比，加入C a c h e机制的F la s h控制器可使处理器取指时间节省38%。

关键词嵌入式Flash C a c h e组相联映射L R U流水预填充中图分类号 TP3 文献标识码 A D0I：10. 3969/j.issn.1000-386x.2016. 08. 053DESIGN OF AN EMBEDDED FLASH CONTROLLER BASED ON CACHE MECHANISMCao Jian1,2*Li Linghao1Huang Yadong1Wu Zhonghai1Zhang Xing1,21(School of Software and Microelectronics ,Peking University,Beijing 100871 , China)2 (School of Electronics Engineering and Computer Science, Peking University, Beijing 100871 , China)Abstract E m bedded Flash (eF lash)is w id e ly used in S oC,b u t the c o n tra d ictio n became more prom ine nt between the flash slow reading speed and the processor h igh-fre que ncy fe tc h.To solve the p ro b le m,we in troduce the cache m echanism in the flash c o n tro lle r,and use set-associative m a p p in g,op tim ized L R U(Least R ecen tly U s e d)replacem ent a lgo rithm and p re-fe tch in g structure to optim ize the cache. Compared w ith the flash c o n tro lle r w ith o u t ca ch e,the flash c o n tro lle r w ith cache can enable the processor to take the tim e to save38%. Keywords Em bedded flash Cache Set-associative m apping L R U P re-fetchin g〇引言嵌人式F lash(e F la sh)是一种和传统C M O S工艺相兼容，内嵌于芯片内部的非易失性存储器。

基于FPGA的带Cache的嵌入式CPU的设计与实现

基于FPGA的带Cache的嵌入式CPU的设计与实现的选择信号，以及ALU 的运算选择信号，在MEM 阶段，控制单元需要给出数据存储器的读写信号，片选信号等。

存储器需要向控制单元返回响应信号。

在WB 阶段，控制单元主要控制数据的流向，给出多路选择器的选择信号，选择将存储器读出的数据或ALU 的运算结果写回寄存器组。

3.3 数据前推技术的设计对于数据竞争的检测，通过比较连续3 条指令的寄存器标号，把本条指令的rs 和rt 及前面2 条指令的操作数结果寄存器分别进行比较，比较器的输出信号传递到EXE 阶段用于选择ALU 操作数的来源。

而对于LOAD 指令发生的数据相关，必须等到MEM 阶段完成之后才能得到有效的数据，因此发生数据相关的下一条指令，只能通过延迟一个周期才能利用数据前置技术，如果配合MIPS 编译器，通过使用延迟槽技术可以解决LOAD 类型的数据相关。

3.4 指令cache 的实现系统实现了一个容量为2 KB 指令Cache，每个Cache 行为16 B 数据，这样可以利用存储器的16 B 的突发式传送。

采用2 路组相联方式，支持通写(Write Through)模式。

由同步SRAM 实现。

数据Cache 由控制模块、命中与缺失比较模块、访问内存模块、替换模块、输出模块组成。

其中控制模块是整个Cache 的主控部件，它控制存储器和cache 协调工作:当执行单元有取指请求时，以指令的物理地址作为索引看是否命中，如果不命中则控制逻辑启动访存逻辑到内存中去取指，当指令取回时控制逻辑启动替换逻辑对指令Cache 进行替换并将指令输出;如果命中，则将指令输出。

基于FPGA缓存模块

FPGA中高速数据缓存的设计FPGA中的软件设计由数据预处理模块及数据缓存模块组成，数据预处理模块完成将16位的LVDS数据整合为LVCMOS数据输出以及对数据的FFT变换等，数据缓存模块主要由FIFO组成。

先考虑FIFO的结构，数据缓存模块中FIFO的借口电路如FIFO的输入数据和写时钟连接到数据预处理模块。

当有数据输入时，FPGA先对数据进行预处理，然后根据FIFO满信号的状态来控制写时能信号，决定数据的写入与否，如果FIFO 为满状态，输入数据将被丢弃（这种情况在设计系统时是尽量避免发生的）；FIFO的输出数据与读时钟连接到后级的DSP，当半满信号有效时，FPGA产生外部中断，通知DSP取走数据，同时根据空信号的状态控制读使能信号，直到将FIFO读空。

从系统中我们可以看出，A/D送来的数据位宽为16位，而DSP的EMIFA支持的最大总线宽度位64位，一般设计FIFO时，其两端的数据位宽是一致的，为了提高系统的实时性，可以采取两个措施：一是基于前端A/D的要求，设计16位宽的FIFO。

二是基于后端DSP 的要求，设计64位宽的FIFO，但是这两种措施均不能使系统的性能达到最优。

针对FPGA 高速数据缓存，本文讨论了一下两种不同的解决方法：1.设置一个位宽为64位、深度为512的异步FIFO。

2.设置四个位宽为16位、深度为512的异步FIFO。

.1设置一个异步FIFO的解决方法当设置一个64位异步FIFO时，先将输入的16位数据按顺序循环凑成一个64位的数据，再将64的数据写入FIFO，其部分程序如下所示：IBUFGDS_LVDS_25ibufg(.O(fclk),.(DOR_C),.IB(DOR_T));//将差分的时钟转为LVCMOS形式，fclk为数据同步的时钟信号always@(posedge fclk) beginif(!almost_full) begin case(i)2’b00:begin b1<=a[15:0];i=2’b01;k=0;end2’b01:begin b1<=a[15:0];i=2’b01;k=1;end2’b10:begin b1<=a[15:0];i=2’b01;k=2;end2’b11:begin b1<=a[15:0];i=2’b01;k=3;end endcase endIf(k==3) begin assign b={b1,b2,b3,b4}; wr_en<=1; endElse begin b[63:0]=0; wr_en<=0; end end该段程序通过循环的方式将输入的数据拼接为64位并顺序地写入FIFO，在Modelsim 中测试程序的行为仿真，其输出波形如图所示从波形中可以看出：输入的16位数据din被分别赋予b1、b2、b3、b4，经拼凑后从FIFO 的输出dout顺序输出64位数据，其功能得到验证。

Cache替换算法

Cache替换算法
计科1003班
小组成员
赵悦：2010011117
李望：2010011119
闭志鑫：2010011125 纪佳兴：2010011128
核心问题：当发生失效时，应替换哪一块？
使用替换算法
替换算法：随机法先进先出法最近最少使用法
最不常用算法
随机法（Random）
用随机数发生器产生一个要替换的块号，将该块替换出去。（即随机的选择被替换的块。）
失效率低。
正确反映了程序的实现起来非常困难。局部性。
Thanks！
例：
页地址流 2
近期最少使用LRU
命中5次 2
3
2 3
2
2 3
1
2 3* 1
5
2* 5 1
2
2 5 1*
4
2 5* 4
5
2* 5 4
3
3 5 4*
2
3 5* 2
5
3* 5 2
2
3* 5 2
最不常用算法 (LFU：least-frequently used)
选择近期最少访问的页面作为被替换的页面。（即淘汰一定时期内被访问次数最少的页!）
例：
LFU算法一定时期为10分钟,如果每分钟进行一次调页,主存块为3,若所需页面走向为 2，1，2，1，2，3，4 当调页面4时会发生缺页中断若按LRU算法,应换页面1(1页面最久未被使用) 但按LFU算法应换页面3(十分钟内,页面3只使用了一次)
替换算法
ቤተ መጻሕፍቲ ባይዱ
优点
缺点
随机法（Random）简单、易于用硬件没有考虑Cache块实现。过去被使用的情况，失效率高。先进先出法（FIFO）最近最少使用法（LRU）最不常用算法 (LFU) 容易实现。不能正确反映程序的局部性。比较复杂，硬件成本较高。

一种基于Cache机制的低功耗Flash控制器设计

第23卷第1期西安邮电大学学报Vol. 23 No. 1 2018 年1 月JO U R N A LO FX I'A N U N IV ERSITY O FPO STSA N D TELEC O M M U N ICA TIO N S Jan. 2018d o i：10. 13682/j. iss n. 2095-6533. 2018. 01. 011一种基于C a c h e机制的低功耗F la s h控制器设计连汉丽、陈亚南、焦继业2,雷水艳2(1.西安邮电大学理学院，陕西西安710121; 2.西安邮电大学电子工程学院，陕西西安710121)摘要：为降低消费类电子产品中嵌入式F lash的读取功耗，设计了一种基于C ache机制的F lash控制器。

将Cache机制引入F lash控制器中，运用控制变量的方法，分析了容量、关联度和行长与Cache命中率、微控制器功耗的关系，给出了Cache相应的参数。

结果表明，容量选择1024字节、关联度和行长选择4字/1路模式时，Cache具有较高命中率，微控制器功耗的优化效果最为明显。

关键词：嵌入式Flash; C ache;低功耗；命中率中图分类号：TP3 文献标识码：A 文章编号：2095-6533(2018)01-0070-04A low power flash controller design based on cache mechanismLIAN Hanli1，CHEN Yanan1，JIAOJiye2，LEI Shuiyan2(1 School of Science;2 School of Electronic Engineering，Xi?an University of Posts and Telecommunications，Xi?an 710121)Abstract：In o rder to solve the problem of high pow er consum ption of em bedded F lash read inconsum er electron ics，a F lash controller based on Cache m echanism w as designed. Introducing aCache m echanism in F lash controller and U sin g the m ethod of controlling variables, effects of cap acity，correlation，and line-w ords on the Cache hit rate and m icrocontroller pow er consum ptionw ere studied and design the Cache param eters. T he results show that Cache h w hen the capacity is 1024 byte and the param eter of correlation and l 4w ords / 1w ay. U nder the sam e co n d ition s，the optim ization effect of the pow er consum ption ofthe m icrocontroller s also m ost obvious.Keyw ords：em bedded fla sh，cach e，low pow er co n su m p tion，htt rate近年来，随“智能社会”相关技术发展需求，微控制器倍受关注[12]。

Cache替换算法［转]

Cache替换算法［转]Cache替换算法是影响代理缓存系统性能的⼀个重要因素，⼀个好的Cache替换算法可以产⽣较⾼的命中率。

⽬前已经提出的算法可以划分为以下三类：（1）传统替换算法及其直接演化，其代表算法有：①LRU（Least Recently Used）算法：将最近最少使⽤的内容替换出Cache；②LFU（Lease Frequently Used）算法：将访问次数最少的内容替换出Cache；③Pitkow/Recker[10]提出了⼀种替换算法：如果Cache中所有内容都是同⼀天被缓存的，则将最⼤的⽂档替换出Cache，否则按LRU算法进⾏替换。

（2）基于缓存内容关键特征的替换算法，其代表算法有：①Size[10]替换算法：将最⼤的内容替换出Cache；②LRU—MIN[11]替换算法：该算法⼒图使被替换的⽂档个数最少。

设待缓存⽂档的⼤⼩为S，对Cache中缓存的⼤⼩⾄少是S的⽂档，根据LRU算法进⾏替换；如果没有⼤⼩⾄少为S的对象，则从⼤⼩⾄少为S/2的⽂档中按照LRU算法进⾏替换；③LRU—Threshold[11] 替换算法：和LRU算法⼀致，只是⼤⼩超过⼀定阈值的⽂档不能被缓存；④Lowest Lacency First[12]替换算法：将访问延迟最⼩的⽂档替换出Cache。

（3）基于代价的替换算法，该类算法使⽤⼀个代价函数对Cache中的对象进⾏评估，最后根据代价值的⼤⼩决定替换对象。

其代表算法有：①Hybrid[12] 算法：算法对Cache中的每⼀个对象赋予⼀个效⽤函数，将效⽤最⼩的对象替换出Cache；②Lowest Relative Value[13]算法：将效⽤值最低的对象替换出Cache；③Least Normalized Cost Replacement（LCNR）[14]算法：该算法使⽤⼀个关于⽂档访问频次、传输时间和⼤⼩的推理函数来确定替换⽂档；④Bolot等⼈ [15]提出了⼀种基于⽂档传输时间代价、⼤⼩、和上次访问时间的权重推理函数来确定⽂档替换；⑤Size—Adjust LRU（SLRU）[16] 算法：对缓存的对象按代价与⼤⼩的⽐率进⾏排序，并选取⽐率最⼩的对象进⾏替换。

074-王楠-计组实验五Cache控制器设计实验

延安大学计算机学院实验报告专用纸学号1110218014074 姓名王楠班级计科18 课程名称计算机组成原理实验项目名称Cache控制器设计实验任课教师指导教师实验组别第组同组者教师评语及成绩：实验成绩：教师签字：（请按照实验报告的有关要求书写，一般必须包括：1、实验目的；2、实验内容；3、实验步骤与方法；4、实验数据与程序清单；5、出现的问题及解决方法；6、实验结果、结果分析与体会等内容。

）【1】实验目的（1）掌握Cache控制器的原理及其设计方法。

（2）熟悉CPLD应用设计及EDA软件的使用。

【2】实验原理1、采用直接映像方式的cache控制器图1直接映像方式2、采用CPU首先访问Cache，若在Cache中找不到目标地址，则从MEM单元中读入到Cache。

图2 Cache系统框图3、按区号、块号、块内地址访问目标地址，系统默认存储每个块的首地址，若同时访问同一块中的其他地址，将出现新访问的地址覆盖与之在同一块的另一块号。

【3】实验步骤(1)使用Quartus II 软件编辑实现相应的逻辑并进行编译，直到编译通过，Cache 控制器在EPM1270芯片中对应的引脚如图2-2-5所示，框外文字表示IO号,框内文字表示该引脚的含义(本实验例程见‘安装路径\Cpld \CacheCtrl\CacheCtrl.qpf’工程)(2)关闭实验系统电源，按图2-2-6连接实验电路，并检查无误，图中将用户需要连接的信号用圆圈标明(3)打开实验系统电源，将生成的POF文件下载到EMP1270中去，CPLD单元介绍见实验1.2。

(4)将时序与操作台单元的开关KK3置为‘运行’档，CLR信号由CON单元的CLR模拟给出，按动CON单元的CLR按钮，清空区表。

(5)预先往主存写入数据:联机软件提供了机器程序下载功能，以代替手动读写主存，机器程序以指定的格式写入到以TXT为后缀的文件中，机器指令的格式如下:如$P 1F 11,表示机器指令的地址为1FH,指令值为11H，本次实验只初始化00-0FH共16个单元，初始数据如下，程序中分号‘;'为注释符，分号后面的内容在下载时将被忽略掉。

基于FPGA实现的减小DRAM延迟的Cache的设计

基于FPGA实现的减小DRAM延迟的Cache的设计[摘要] 本文的Cache是本人为网络安全加速卡NSA所设计的，它主要用来消除DRAM（Dynamic Random Access Memory）的延迟时间，加快系统运行速度.由于此项目是用FPGA实现的，所以本文采用FPGA内部的CAM（Content Addressable Memory）和RAM（Random Access Memory）来实现Cache以达到减小DRAM延迟的目的。

与传统Cache相比它简单容易实现、节省FPGA内部资源而且性能又不比传统Cache差。

它加快了数据的返回速度，提升了系统性能。

[关键词] CAM RAM Cache FPGA[Abstract] The Cache in this article is designed for the Network Security Accelerator card named NSA, which is mainly used to eliminate delay time of the DRAM (Dynamic Random Access Memory) and accelerate the system speed.This project is achieved with FPGA, so this paper uses CAM (Content Addressable Memory) and RAM (Random Access Memory) in FPGA to realize the Cache in order to implement the purpose of reducing the DRAM latency. Compared with the traditional Cache, it is simple and easy to comply, saving resources within the FPGA ,and the performance is not worse than traditional Cache. It not only accelerates the return speed of data, but also improves system performance.[Keywords] CAM RAM Cache FPGA一、绪论电子技术的飞速发展，CPU性能的不断提升，为Cache的产生奠定了基础，Cache从出现到现在已有将近30年的历史了。

一个由编译器控制的Cache替换策略

一个由编译器控制的Cache替换策略
杜红燕;田兴彦;田新华
【期刊名称】《计算机工程》
【年(卷),期】2006(32)8
【摘要】由于Cache污染问题,传统的仅由硬件控制的Cache替换策略不能得到令人满意的Cache利用率.为解决该问题,EPIC引入了Cache提示以辅助控制Cache替换.文章提出了一个由编译器辅助控制的Cache替换策略:最优Cache划分(OCP).OCP Cache替换策略简化了Cache行为和Cache失效分析方法.实验结果表明,OCP Cache替换策略能有效地降低Cache失效率.
【总页数】3页(P102-104)
【作者】杜红燕;田兴彦;田新华
【作者单位】长沙大学计算机科学与工程系,长沙,410003;国防科学技术大学计算机学院,长沙,410073;国防科学技术大学计算机学院,长沙,410073
【正文语种】中文
【中图分类】TP333
【相关文献】
1.利用多维分级Cache替换策略减少对PCM内存写回量 [J], 阮深沉;王海霞;汪东升
2.低功耗加权cache替换策略 [J], 安立功
3.一种自适应cache替换策略的研究与设计 [J], 陈国志
4.基于改进LRU替换策略的共享Cache划分 [J], 王涛;朱怡安;黄姝娟
5.基于预取的Cache替换策略 [J], 孙玉强;王文闻;巢碧霞;顾玉宛
因版权原因，仅展示原文概要，查看原文内容请购买。

软件设计师第一次阶段测试卷(1-4章)

软件设计师第一次模拟考试卷1、计算机中提供指令地址的程序计数器PC在（）中。

A.控制器B.运算器C.存储器D.I/O 设备【答案】A【解析】本题考查CPU组成的相关概念。

存储器和I/O设备是计算机中的其他组成部分，与程序计数器PC无关。

CPU可以分为运算器和控制器两个部分。

运算器包括：算术逻辑单元ALU、累加寄存器AC、数据缓冲寄存器DR。

状态条件寄存器PSW归属有争议，既可以属于运算器，也可以属于控制器。

控制器包括：程序计数器PC、指令寄存器IR、指令译码器ID、时序部件。

PC是控制器中的子部件。

所以本题选择A。

2、将二进制数11011.11转换为十进制数，其结果为（）。

A. 25.25B.25.75C. 27.75D.27.25【答案】C【解析】本题考查二进制转十进制的计算方法。

整数部分转化为十进制：1×20＋1×21＋0×22＋1×23＋1×24＝1＋2＋0＋8＋16＝27 小数部分转化为十进制：1×2-1＋1×2-2＝0.5＋0.25＝0.75则二进制数11011.11转换为十进制数，其结果为27＋0.75＝27.75，所以选C。

3、某机器字长为n，最高位是符号位，其定点整数的最大值为（）。

A.2n-1B.2n-1-1C.2nD.2n-1【答案】B【解析】本题考查数据的表示-原码。

如下图所示：最大值为n-1位（符号位）为0（正数），从n-2到0位都为1，值为2n-1-1。

所以本题选B。

4、以下关于RISC和CISC的叙述中，不正确的是（）。

A.RISC通常比CISC的指令系统更复杂B.RISC通常会比CISC配置更多的寄存器C.RISC编译器的子程序库通常要比CISC编译器的子程序库大得多D.RISC比CISC更加适合VLSI工艺的规整性要求【答案】A【解析】本题考查计算机复杂指令集。

CISC计算机指复杂指令集计算机，是20世纪六七十年代发展起来的系列计算机。

基于FPGA实现的减小DRAM延迟的Cache的设计

与传统Cache相比它简单容易实现、节省FPGA内部资源而且性能又不比传统Cache差。

它加快了数据的返回速度，提升了系统性能。

面向机器学习的高性能SIMT处理器cache的设计与实现

面向机器学习的高性能SIMT处理器cache的设计与实现Xu Xiaoyan;Li Tao;Sun Zhe;Xing Lidong【摘要】为了满足机器学习中大数据、并行计算及降低处理器与主存之间的差距等要求,设计基于自主研发的SIMT处理器的流水线cache结构.依据局部性原理与LRU替换算法相结合设计专用的伪LRU替换算法,与通用的轮询、LFU、LRU替换算法共同完成cache替换算法的可配置要求,实现处理器与主存之间的快速交互.采用Xilinx公司virtex ultrascale系列的xcvu440-flga2892-2-e FPGA芯片对设计进行综合.结果表明该结构指令cache最大时延为2.923 ns,数据cache最大时延为3.258 ns,满足SIMT处理器性能要求.【期刊名称】《计算机应用与软件》【年(卷),期】2019(036)007【总页数】6页(P282-286,333)【关键词】SIMT处理器;流水线cache结构;替换算法【作者】Xu Xiaoyan;Li Tao;Sun Zhe;Xing Lidong【作者单位】;;;【正文语种】中文【中图分类】TP3330 引言随着大数据时代的到来，机器学习已经应用到人类生活的各个方面。

机器学习的本质是基于互联网的海量数据以及系统强大的并行运算能力，让机器自主模拟人类学习的过程，通过不断“学习”数据来做出智能决策行为[1]。

为了解决机器学习中大数据、并行运算需求，本文基于SIMT架构进行设计。

SIMT概念首先被GPU制造商NVIDIA在产品微架构中提出[2]。

2006年11月，NVIDIA在其Tesla GPU架构中提出了一条指令同时驱动多个不相关线程的SIMT处理方式[3]。

随后不久，ATI公司在2007年推出了采用类似处理架构的TeraScale引擎，及相关产品R600 GPU芯片[4]。

SIMT架构具有多个执行流程[3]，可以利用多线程隐藏存储延时，减少取指、取数开销，而且执行时不需要将数据凑成合适的矢量长度，便可以进行运算，更有利于适应机器学习处理大规模数据的要求。

Cache控制器设计实验

实验3 Cache 控制器设计1．实验目的(1) 掌握Cache 控制器的原理及其设计方法。

(2) 熟悉FPGA应用设计及EDA 软件的使用。

(3) 熟悉Vivado软件的使用及FPGA应用设计。

2．实验原理Cache是介于CPU和主存之间的小容量存储器，包括管理在内的全部功能由硬件实现，对程序员是透明的，在一定程度上解决了CPU和主存之间的速度差异。

与主存容量相比，Cache的容量很小，它保存的内容只是内存内容的一个子集，且Cache与主存的数据交互以块为单位。

把主存中的块放到Cache中时必须把主存地址映射到Cache中，即确定位置的对应关系，并采用硬件实现，以便CPU给出的访存地址能够自动变换成Cache地址。

由于程序访问的局部性，使得主存的平均读出时间接近Cache的读出时间，大大提高了CPU的访存效率。

地址映射方式有全相联方式、直接相联方式、组相联方式，本实验采用的是直接方式，这种变换方式简单而直接，硬件实现很简单，访问速度也比较快，但是块的冲突率比较高。

其主要原则是：主存中一块只能映象到Cache的一个特定的块中。

假设主存的块号为B，Cache的块号为b，则它们之间的映象关系可以表示为：b = B mod Cb其中，Cb是Cache的块容量。

设主存的块容量为Mb，区容量为Me，则直接映象方法的关系如图3.19所示。

把主存按Cache的大小分成区，一般主存容量为Cache容量的整数倍，主存每一个分区内的块数与Cache的总块数相等。

直接映象方式只能把主存各个区中相对块号相同的那些块映象到Cache中同一块号的那个特定块中。

例如，主存的块0只能映象到Cache 的块0中，主存的块1只能映象到Cache的块1中，同样，主存区1中的块Cb（在区1中的相对块号是0）也只能映象到Cache 的块0中。

根据上面给出的地址映象规则，整个Cache 地址与主存地址的低位部分是完全相同的。

图1直接相联映像方式直接映象方式的地址变换过程如图1所示，主存地址中的块号B与Cache地址中的块号b 是完全相同的。