PLL带宽对高速串行数据眼图测试结果的影响
PLL带宽对抖动的影响
PLL带宽对高速串行数据眼图测试结果的影响摘要:在今天的崭新的数字世界中，高速串行数据传输应用日益普遍。
眼图(Eye Diagram)分析是高速串行数据分析的重要手段之一。
本文就设置不同的串行数据时钟恢复带宽对眼图测试结果的影响做一些简单的分析。
关键词:CDR(时钟恢复),PLL(锁相环), Eye Diagram(眼图)，Jitter(抖动)，TIE Jitter(时间间隔误差抖动)，PCI-Express，SATA.0.引言在今天的高速数据传输系统中，串行数据传输正日益普遍,比如PCI-Express, XAUI,SATA等。
串行数据传输有两个主要特点：一，广泛采用差分信号进行数据传输。
二，没有专门的时钟传输线路，时钟嵌入在数据里。
因此，在系统接收端内部需要时钟恢复电路。
接收端时钟恢复方法最常用的是锁相环Phase Locked Loop(PLL)和Phase Interpolator(PI)两种方法。
图1 典型计算机系统总线架构示意图相对而言，PLL方法应用更为广泛。
下图为一种典型的基于锁相环PLL(Phase Locked Loop,简称PLL)的时钟恢复电路框图:图2 串行数据时钟恢复电路框图1.CDR 与PLL 简介锁相环PLL 的作用简单的来说是产生一个内部信号,去锁住输入信号的相位.谈两个信号的相位的前提条件是两个信号的频率一样,这样才有意义。
因此锁相环也是锁频回路.假定一固定频率信号:输入PLL ，PLL 输出信号:由上述结论得到:但相位是否相等呢？答案是否定的.正确结果是两个是两个信号的相位差是一个定值,其值和起始频率差有关.所以有了第二个重要概念：“锁相不是指相位相同,而是相位差是定值”. 锁相环PLL 的组成如下图所示: VCOLPFx(t)y(t)PD图3 PLL 功能块示意图VCO:：压控振荡器LPF ：环路滤波器PD ：鉴相器 鉴相器将输入信号与VCO 输出信号进行对比。
集成电路测试中的高速串行接口测试方法
集成电路测试中的高速串行接口测试方法高速串行接口测试方法在集成电路测试中起到非常重要的作用。
高速串行接口是现代集成电路中广泛使用的一种通信方式，其在数据传输速率和通信距离方面具有明显优势，适用于高速数据传输和远距离通信。
为确保高速串行接口的稳定性和可靠性，需要对其进行全面的测试。
以下将介绍几种常用的高速串行接口测试方法。
一、物理层测试方法物理层测试主要是对高速串行接口的物理连接进行测试。
该测试方法主要包括以下几个方面的内容：1. 信号完整性测试：通过检测信号的波形和电平，确保信号在传输过程中没有发生失真和干扰。
常用的测试手段包括时钟和数据眼图测试、时钟抖动和噪声测试等。
2. 差分信号测试：对差分信号的幅度、延迟和相位进行测试，以保证差分信号的正常传输。
常用的测试方法包括查找表测试、时序测量和匹配测试等。
3. 传输线测试：通过对传输线的阻抗匹配、衰减和时延进行测试，确保传输线的质量和传输速率。
常用的测试手段包括衰减测试、传输线模型测试和传输线延时测试等。
二、协议层测试方法协议层测试主要是对高速串行接口的通信协议进行测试。
该测试方法主要包括以下几个方面的内容：1. 通信协议测试：对通信协议的正确性和稳定性进行测试，以保证数据能够正确地传输和解析。
常用的测试手段包括数据包验证、错误恢复和流控制测试等。
2. 时序调整测试：对时钟的校准和时序的调整进行测试，以确保时序的准确性和稳定性。
常用的测试方法包括时钟同步测试、时序校准和时序复位测试等。
3. 错误检测与纠正测试：对错误检测和纠正机制进行测试，以保证数据的可靠性和完整性。
常用的测试手段包括CRC校验测试、差错码测试和纠错算法测试等。
三、性能测试方法性能测试主要是对高速串行接口的数据传输性能进行测试。
该测试方法主要包括以下几个方面的内容：1. 传输速率测试：对传输速率进行测试，以确保高速串行接口能够达到设计要求的数据传输速率。
常用的测试手段包括比特错误率测试、吞吐量测试和带宽测试等。
通过眼图和BER测试分析高速串行链路的信号质量(完整版)
通过眼图和BER测试分析高速串行链路的信号质量作者：zeeshawn shameem MAXIN应用工程师无论是连接客户端路由器的千兆以太网接口，还是输出到显示器的低电压差分高清视频信号，在高速串行链路上获得无误码数据是一个巨大挑战。
从用户角度看，衡量数字通信系统的基本指标是误码率（BER），它从统计学角度提供了一个评估整体系统失真度的指标，但有效的BER测试非常复杂，是一件成本极其高昂的工作。
BER测试对于用户很有用，但对工程师查找出错原因毫无帮助。
眼图对于数字通信/网络工程师而言已经成为不可或缺的工具，特别是在数字示波器商用化以后。
眼图相对于BER测试的显著优势是能够发现问题的根源并进行改善。
眼图测试早期使用模拟示波器时，工程师利用不同的输入信号描述抖动变化。
目前的数字示波器增加了附加功能可完成这一测试。
Tektronix的CSA8000可以设置采样时间长度，产生时间抖动和幅度变化的直方图，列出每个参数的统计数据，如均值、中值和方差。
简而言之，它能提供足够的数据估算BER，CSA8000提供的规一化统计数据为高斯函数。
对于没有时序抖动的通道来说，每个间隔采样值的跳变点发生在同一时刻。
但是，由于存在抖动，跳变点会发生变化（图1）。
抖动包括随机性抖动（RJ）和确定性抖动（DJ）。
随机性抖动没有限制，可以用高斯随机变量描述。
产生确定性抖动的原因有很多，而且是有限的。
图1直方图是对总体抖动（TJ）的测量，它是随机性抖动和确定性抖动之和（TJ = RJ + DJ）。
可以采用不同技术分离抖动的随机成分，也可以部分地估算BER。
估算BER时要考虑随机抖动和确定抖动。
但是，利用眼图无法达到BER的测试精度，不能完全取代B ER测试。
利用眼图估计BER张开的眼图说明数据失码率较低，系统运行正常。
所以，理想眼图每次触发的采样值的跳变点发生在同一时刻。
功能上，可以用理想的脉冲描述这些要求（图2）。
随机抖动会导致跳变点随时间变化，可以用随机变量表示。
时钟恢复模块的锁相环
时钟恢复模块的锁相环（PLL）带宽
时钟恢复模块的锁相环（PLL）带宽决定着输入数据中有多少抖动可以传输到恢复的时钟内。
PLL带宽越宽传输到恢复时钟内的抖动就越多，从而会减少眼图中显示的抖动量。
这是因为用以触发测量的时钟信号会跟踪数据信号中显示的抖动。
较窄的PLL带宽会使时钟信号更加干净，产生的眼图也将更精确地显示出输入数据中真实的抖动情况。
在测量眼图时，PLL带宽可以成为有效的高通滤波器。
在进行眼图测量时使用正确的PLL带宽非常重要。
各种测量标准都规定了PLL需要的确切带宽。
下表中简要列举了这些标准。
安捷伦提供了83496A CDR模块，可在50 Mbit/sec至13.5 Gbit/sec间的任何数据速率条件下恢复时钟。
仪器测量带宽对测试结果的影响
仪器测量带宽对测试结果的影响工程师们在调试的过程中，会经常发现，同一个信号用不同的设备测试，结果往往会有些差别。
到底哪一个结果才是准确的？我们要科学的选用设备进行测试，不要被错误的结果“蒙骗”了。
不同的测试设备都有典型的应用场合和测量范围，之所以会出现测量结果不一致的情况，往往和测试设备本身的参数特性有关系，其中很关键的一个指标就是仪器的带宽。
带宽不同的仪器，哪怕测试相同的信号，测试结果往往也都不同。
首先我们来看看仪器测量带宽是什么。
仪器的测量带宽简单而言就是仪器能够测试的频率范围，我们将信号幅值衰减到-3dB的频率点称为带宽截止频率点，即在输入某一频率正弦波，测量到的幅度衰减为实际幅度的70.7%时，该频率点称为带宽，如下图所示。
不同测量仪器，其带宽都不相同。
原因有很多，有些是产品应用和测试对象决定的，比如某些测试应用，用不到很高的带宽，或者信号频率比较固定，测试也有对应的标准，如我们常见的电能质量分析仪，其主要针对电网信号做测量，而电网的信号频率就是50Hz/60Hz，因此专用的电能质量分析仪的带宽往往也在这个范围。
又比如示波器，示波器的带宽往往非常大，市场上常用的带宽一般有200MHz、350MHz、500MHz，高频应用还会用到1GHz以上的带宽。
因为示波器常用来捕获时间很快的信号，并且要求能完整的还原波形形状，所以带宽必须很高才能实现功能。
还有一些仪器是因为产品定位不同或者本身的技术瓶颈问题，带宽也各有差异。
如功率分析仪、功率计、电参数表等。
功率分析仪作为高端测量仪器，一般为高精度高带宽，带宽可以到2MHz甚至5MHz；功率计更多用于产品的检测和生产测试，所以带宽会相对低一些，一般在100KHz~500KHz；而电参数表多数用于低端应用产品，带宽一般不超过50KHz。
带宽的不同对测试结果而言到底有什么样的影响呢？下面我们看一个实际测试案例，在某LED测试现场，用两台带宽不同的功率计测试LED驱动的输入（市电工频50Hz）电参数，包括电压、电流、功率、功率因数等，测试结果如下图所示：从图中可以看到，两台设备测试的电压、有功功率基本一致，但是功率因素确相差很大。
信号完整性系列之十七—— 基于误码率的眼图测试,ISOBER
常规的眼图测量眼图测试是高速串行信号物理层测试的一个重要项目。
眼图是由多个比特的波形叠加后的图形，从眼图中可以看到：数字信号1电平、0电平，信号是否存在过冲、振铃？抖动是否很大？眼图的信噪比？上升下降时间是否对称（占空比）？眼图反映了大数据量时的信号质量，可以最直观的描述高速数字信号的质量与性能。
如图1所示为某1.25G信号的眼图。
可以看到该信号的抖动较大。
另外，在很多高速数字信号的标准中，定义了不同测量点的眼图模板。
图1的深蓝色部分是眼图模板，测量到的眼图不能触碰到该模板。
在实时示波器中，通常使用连续比特位的眼图生成方法。
力科于2002年在业界最早采用连续比特位的眼图测试方法。
首先，示波器采集到一长串连续的数据波形；然后，使用软件CDR恢复时钟，用恢复的时钟切割每个比特的波形，从第1个、第2个、第3个、一直到第n-1个、第n个比特；最后一步是把所有比特重叠，得到眼图。
什么是BER?在数字电路系统中，发送端发送出多个比特的数据，由于多种因素的影响，接收端可能会接收到一些错误的比特（即误码）。
错误的比特数与总的比特数之比称为误码率，即Bit Error Ratio，简称BER。
误码率是描述数字电路系统性能的最重要的参数。
在GHz比特率的通信电路系统中（比如Fibre Channel、PCIe、SONET、SATA），通常要求BER小于或等于。
BER= 指的是发送/接收了10 个比特，只允许1个比特出错。
误码率较大时，通信系统的效率低、性能不稳定。
影响误码率的因素包括抖动、噪声、信道的损耗、信号的比特率等等。
基于误码率的眼图轮廓测试（BER Eye Contour）－力科称为ISOBER在上文中提到眼图是多个比特位的信号叠加得到的测量结果，所以测试中需要注意眼图是由多少个比特组成的？使用常规的实时示波器来测量高速串行信号的眼图，在几秒钟内可以生成1万个比特叠加的眼图。
力科示波器使用了创新的XStream II专利技术，可以快速的生成眼图，以SDA816Zi测量3.125Gbps的XAUI信号为例，大概几秒就可以得到上百万个比特的眼图。
眼图测试报告
眼图测试报告
尊敬的客户：
我们非常荣幸地向您呈上眼图测试报告，本报告的内容将会汇总测试的结果并进行简要说明。
第一，测试环境及方法
我们采用了一款先进的仪器，在专业测试环境下进行测试。
测试方法主要分为两种，分别为时域分析和频域分析。
第二，测试数据分析
测试数据经过分析，我们得到了以下结论：
（1）输入信号幅度对输出信号有影响。
（2）输入信号频率对输出信号有一定的影响。
（3）信号时延对输出信号有影响。
（4）眼图的高清晰度可以显著提高数据的准确性。
第三，测试结果
通过测试，我们得到以下结论：
（1）在保持信号水平不变的情况下，增大信号并不一定能提高传输质量。
（2）随着频率的增加，信号的传输质量逐渐降低。
（3）信号时延的增加会降低信号的传输质量，并且会导致误码率的增加。
（4）在测试过程中，我们发现高清晰度的眼图可以大大提高数据的准确性和可靠性。
综上所述，本次测试结果表明，信号水平、频率和时延都会对
数据传输的质量产生影响，而高质量的眼图是保证数据准确性的
重要因素之一。
最后，感谢您阅读本篇报告，如果在处理和解读上有任何疑问，请随时联系我们的专业技术团队。
真诚的祝福！
XXX公司技术团队。
示波器基础系列之二-示波器的采样率和存储深度(2)
存储、存储深度把经过A/D数字化后的八位二进制波形信息存储到示波器的高速CMOS存储器中，就是示波器的存储，这个过程是“写过程”。
存储器的容量（存储深度）是很重要的。
对于DSO，其最大存储深度是一定的，但是在实际测试中所使用的存储长度却是可变的。
在存储深度一定的情况下，存储速度越快，存储时间就越短，他们之间是一个反比关系。
存储速度等效于采样率，存储时间等效于采样时间，采样时间由示波器的显示窗口所代表的时间决定，所以：存储深度＝采样率×采样时间（距离= 速度×时间）力科示波器的时基（Time Base）标签即直观的显示了这三者之间的关系，如图9所示由于DSO的水平刻度分为10格，每格的所代表的时间长度即为时基（time base）,单位是t/div,所以采样时间＝time base ×10.DSO的水平刻度分为10格，每格的所代表的时间长度即为时基（time base）,单位是t/div,所以采样时间＝time base ×10.由以上关系式我们知道，提高示波器的存储深度可以间接提高示波器的采样率：当要测量较长时间的波形时，由于存储深度是固定的，所以只能降低采样率来达到，但这样势必造成波形质量的下降；如果增大存储深度，则可以以更高的采样率来测量，以获取不失真的波形。
图10的曲线充分揭示了采样率、存储深度、采样时间三者的关系及存储深度对示波器实际采样率的影响。
比如，当时基选择10us/div档位时，整个示波器窗口的采样时间是10us/div * 10格=100us，在1Mpts的存储深度下，当前的实际采样率为：1M÷100us=10Gs/s，如果存储深度只有250K，那当前的实际采样率就只要2.5GS/s了！一句话，存储深度决定了DSO同时分析高频和低频现象的能力，包括低速信号的高频噪声和高速信号的低频调制。
DSO同时分析高频和低频现象的能力，包括低速信号的高频噪声和高速信号的低频调制。
利用眼图模板评估串行器和解串器(SerDes)的性能
利用眼图模板评估串行器和解串器(SerDes)的性能摘要：Maxim开发了一系列串行器和解串器，广泛用于视频显示和数字图像系统中的高速、串行数据互联。
目前，设计人员急需找到一种测试由串行器和解串器(SerDes)芯片组搭建的串行数据链路性能和裕量的方法。
本文给出了一种测试方案，首先测量串行链路的眼图模板，然后根据模板推导出指标裕量。
引言Maxim用于LVDS信号链路的串行器和解串器(SerDes)非常适合汽车和电信系统的视频显示、图像采集以及数据传输系统。
当使用SerDes芯片组传输高速数据时，设计人员需要了解SerDes链路的性能，以便确定数据传输的可靠性裕量。
通常情况下，这可以使用眼图或眼图模板对性能及其裕量进行评估；1,2 但是根据实验数据确定眼图并没有一个明确的具有说服力的方法。
本文系统介绍了根据所测量的串行链路的眼图和误码率确定眼图模板的方法。
为举例说明此过程，测试系统采用MAX9217和MAX9250 SerDes芯片组搭建了一个眼图和链路可靠性裕量测试系统。
测试中使用不同长度的电缆并在不同温度(+25°C, +95°C和+105°C)下进行测试。
注：该测试对MAX9250的测试结果同样适用于MAX9248，MAX9248输出为扩展频谱并行输出，除此之外MAX9248与MAX9250具有相同的接收电路。
测试系统搭建测试系统包括以下仪器设备：Agilent 86130A误码测试仪Agilent 83752A合成扫描仪Agilent 70820A微波瞬态分析仪Agilent 3325A函数发生器通过MD Elektronik GmbH3生产的高质量屏蔽电缆(型号：PT1482)构建MAX9217串行器和MAX9250解串器之间的物理链路，该电缆连接评估板上发送器(MAX9217)侧和接收器(MAX9250)侧的两个Rosenberger4插座(型号：D4S20D-40ML5-Y，水蓝色)。
优利德高速信号完整性之抖动分析和眼图 说明书
高速信号完整性测试之抖动分析和眼图JITTER ANAL YSIS&EYE DIAGRAM高速信号完整性测试的意义随着电子技术的飞速发展，数字信号的传输速率不断提升，码元周期（一个码元的持续时间或周期）越来越窄。
使得信号在传输过程中更容易受到各种干扰和损耗。
信号完整性测试能够帮助工程师准确评估信号质量，预测系统在实际运行中的性能，从而在设计阶段就避免潜在的问题。
通过信号完整性测试，可以优化电路设计、选择合适的元器件和布线方式，提高系统的抗干扰能力和稳定性。
高速串行总线介绍优势：1.并行总线时钟速率物理限制在1GHz至2GHz左右，因为单个时钟和数据线引入的偏斜会在更高的速率下导致误码。
串行总线有效的解决了这个问题;2.以差分信号进行传输，有很高的共模抑制比;3.使用嵌入式时钟，免除时钟与数据传输的延时误差;4.多条串行链路可以连贯地捆绑在一起，使之有更高的数据吞吐量，PCB布线也更加简洁;5.更长的传输距离，更快地传输速度。
如USB3.2单条lane传输速率可以达到10Gbps，更高的USB4.0可以达到20Gbps。
劣势：1.码元周期越来越窄，信号高于5Gbps时，信号质量会给模拟设计带来极大的挑战；码元：数字通信系统中的基本单位，一个码元可包括一位二进制数“1”、“0”，也可包括二位二进制数“00”、“01”、“10”、“11”，当然也可包括三位及以上二进制数。
这个码元的持续时间长度就是码元周期，码元周期越窄，信号速率越高，因为单位时间内传输更多的码元需要更短的码元周期。
2.需要使用高质量的PCB、连接器和线缆才能保证高速信号完美的传输；3.设计高速串行链路时需要考虑采用合适的技术来最大限度地减少信号失真；在如此快速的信号环境中，信号完整性测试就变得尤为重要。
特别是数据的抖动以及使用眼图进行信号质量的评估，是工程师最常用最直接的方法。
高速信号中的抖动抖动的概念：抖动指的是信号理想边沿和实际边沿之间的偏差。
如何准确进行PCIe5.0高速测试及误码分析
如何准确进⾏PCIe5.0⾼速测试及误码分析为应对信号衰减问题，PCIe 5.0对信道和连接器损耗与反射提出了更严格的要求，并且对接收器和发送器的均衡也做了⼀些修改。
此外，数据速率从16 GT/s提升⾄32 GT/s，翻了⼀番，但对上升/下降时间变陡、单位间隔(UI)变窄以及插⼊损耗变⼤所引起的问题，却没有提出什么创新的⽅法来补偿。
那么GT/s的提升意味着什么呢?进⾏全⾯Serdes测试的必要要确保PCIe 5.0设计符合规范，即所设计产品要通过PCI-SIG主持的合规性⼯作间的PCI-SIG互操作性测试，⼯程师们必须进⾏全⾯的Serdes测试。
PCIe 5.0测试需要的设备包括：误码率测试仪(BERT)脉冲模式发⽣器(PPG)，⽤于⾼精度的特定信号损伤测量;BERT误码检测器(ED)，⽤以分析Serdes输出的误码率(BER);另外还会⽤到采样带宽⼤于50 GHz的实时⽰波器。
⽽对于最复杂的Serdes测试，即链路均衡训练，BERT需要仿真⼀个参考Serdes。
PPG和ED必须在PCIe 5.0协议栈的PHY逻辑⼦块级别与被测设备(DUT)进⾏交互(图1)。
图1：PCIe 5.0多层协议栈32 GT/s时NRZ⾯临的挑战从16 GT/s的PCIe 4.0架构升级到32 GT/s的PCIe 5.0架构，其最⼤挑战是在BER≤10-12的条件下，能够在⾼达36dB的损耗下⼯作。
为了解决与损耗相关的问题，⼤多数运⾏速度超过30 GT/s 的标准都采⽤PAM-4，以将⼯作带宽减少两倍，但代价是信噪⽐降低了9.5 dB以上。
不过，PCIe 5.0技术仍然采⽤逻辑仿真和基带⾮归零(NRZ)调制⽅案，以⾼电平表⽰逻辑 1 ,低电平表⽰逻辑 0 。
损耗过⼤可能导致基于PCIe 5.0架构的后均衡眼图开启电压低⾄10 mV。
如此⼩的电压摆幅需要⾮常灵敏的电压限幅器。
⽽且，为了容纳较长的电路板，当损耗超过-36 dB或信号通过两个或多个连接器传播时，还需要重新配置定时器。
高速数字信号的眼图和抖动测量技术(基于Keysight示波器测量)
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码间干扰ISI
由于链路的有限带宽，抑制了信号中高频成分的通过
• 驱动器 Driver • 对比器Comparator • PCB线路与电缆的散射（衰减、损耗、阻抗不连续性导致的反射） 对经常切换的“1,0,1,0,…” 的高频信号，衰减比连续的“1,1,1,1,0,0,0,0,…” 的低
频信号要来得厉害。所以长的连续不变码到达更高的电平，在跳变时需要更多的 时间才能到达门限电平，导致信号抖动。因为这个抖动的幅度与码型相关，所以 又称码型相关抖动。
定义: 信号的某特定时刻相对于其理想时间位置上的短期偏离
参考: Bell Communications Research, Inc (Bellcore), “Synchrouous Optical Network (SONET) Transport Systems: Common Generic Criteria, TR-253-CORE”, Issue 2, Rev No. 1, December 1997
Total Jitter (Tj)总体抖动
Random Jitter (Rj) 随机抖动
Deterministic Jitter (Dj) 确定性抖动
Periodic Jitter (Pj) 周期性抖动 Data-Dependent Jitter(DDJ)数据相关抖动
Inter-Symbol Interference (ISI)码间干扰 Duty Cycle Distortion (DCD)占空比失真
+
-
JT(t,W, s) dt
t
由于右边信号跳变所造成的误码
由于左边信号跳变所造成的误码
TBER (t,W, s) = LBER (t,W, s) + RBER (t,W, s)
如何进行 PCI Express 的一致性测试和分析
如何进行PCI-Express的一致性测试和分析泰克（中国）有限公司高级应用工程师 曾志摘要：PCI-Express串行标准越来越广泛地在计算机行业应用，作为芯片与芯片之间，系统与插卡之间，系统与系统之间的高速连接，由于不同设备可能由不同的厂商提供，为了保证设备之间可靠的互联互通，必须对其接口进行一致性测试。
同时高速串行信号容易对系统内部或者外部产生EMI辐射和干扰，PCIE标准定义了SSC(扩频时钟）来减少EMI，但是SSC如果使用不当的话也可能会影响接口互联的可靠性。
本文介绍如何根据PCIE的标准及其众多的子标准定义的测试规范和分析方法进行一致性测试，同时讨论如何对SSC(扩频时钟)进行验证和分析。
关键词：PCI-Express，PLL（锁相环），时钟恢复，眼图，抖动，模板，SSC（扩频时钟）。
引言：随着计算机及通讯设备的性能要求越来越高，传统的低速的并行总线如PCI等的数据吞吐量已经无法满足要求，PCI Sig组织联合了一线的芯片厂商和测试测量仪器厂商制定了PCI-Express Rev1.0的规范，将串行数据速率提高到2.5Gbps,数据带宽提高到32个Lane即80Gbps，而且明确要求对宣称支持该规范的芯片和接口进行一致性测试，在PCI-Express Rev1.0A的规范实施后，PCI Sig 又对规范进行了更新，Release了PCI-Express Rev1.1的规范，对抖动测试方法作了修改。
同时，对于PCI-Express在不同环境上的实现，又制定了相应的子规范，如Base,CEM,Express module,cable 等。
最近，PCI Sig组织在讨论和制定PCIE 2.0的规范，将数据速率提高到5Gbps.并制定了相应的眼图和抖动分析方法. PCI-Express规范的不同版本及其子规范有合起来有9个以上，往往使测试工程在对不同的PCIE实现选择何种标准无所适从。
一、在一致性测试中如何根据不同的标准选择相应的模板以及PLL模型进行眼图和抖动测量。
眼图形成及其原理总结
1眼图基本概念1.1 眼图的形成原理眼图是一系列数字信号在示波器上累积而显示的图形，它包含了丰富的信息，从眼图上可以观察出码间串扰和噪声的影响，体现了数字信号整体的特征，从而估计系统优劣程度，因而眼图分析是高速互连系统信号完整性分析的核心。
另外也可以用此图形对接收滤波器的特性加以调整，以减小码间串扰，改善系统的传输性能。
用一个示波器跨接在接收滤波器的输出端，然后调整示波器扫描周期，使示波器水平扫描周期与接收码元的周期同步，这时示波器屏幕上看到的图形就称为眼图。
示波器一般测量的信号是一些位或某一段时间的波形，更多的反映的是细节信息，而眼图则反映的是链路上传输的所有数字信号的整体特征，如下图所示：图示波器中的信号与眼图如果示波器的整个显示屏幕宽度为100ns，则表示在示波器的有效频宽、取样率及记忆体配合下，得到了100ns下的波形资料。
但是，对于一个系统而言，分析这么短的时间内的信号并不具有代表性，例如信号在每一百万位元会出现一次突波（Spike），但在这100ns 时间内，突波出现的机率很小，因此会错过某些重要的信息。
如果要衡量整个系统的性能，这么短的时间内测量得到的数据显然是不够的。
设想，如果可以以重复叠加的方式，将新的信号不断的加入显示屏幕中，但却仍然记录着前次的波形，只要累积时间够久，就可以形成眼图，从而可以了解到整个系统的性能，如串扰、噪声以及其他的一些参数，为整个系统性能的改善提供依据。
分析实际眼图，再结合理论，一个完整的眼图应该包含从“000”到“111”的所有状态组，且每一个状态组发生的次数要尽量一致，否则有些信息将无法呈现在屏幕上，八种状态形成的眼图如下所示：图眼图形成示意图由上述的理论分析，结合示波器实际眼图的生成原理，可以知道一般在示波器上观测到的眼图与理论分析得到的眼图大致接近（无串扰等影响），如下所示：图示波器实际观测到的眼图如果这八种状态组中缺失某种状态，得到的眼图会不完整，如下所示：图 示波器观测到的不完整的眼图通过眼图可以反映出数字系统传输的总体性能，可是怎么样才能正确的掌握其判断方法呢？这里有必要对眼图中所涉及到的各个参数进行定义，了解了各个参数以后，其判断方法很简单。
信号完整性系列之十二—— 扩频时钟(SSC)及其测量方法
频时钟就是频率按一定规律变化的时钟。
SSC是英文Spread Spectrum Clocking 的简称，在PC和通信行业都有广泛应用。
根据傅立叶变换原理，固定频率的时钟，其频谱能量集中在基波频率上，不易通过FCC，CISPR，VDE等认证，而频率变化的时钟，其频谱能量被分散在一定频谱范围上，峰值能量能减小2-18dB，如图一所示。
扩频方法在通信行业被用做一种信号编码的方法，这种方法原理上具有减小EMI的优势，所谓CDMA（Code Division Multiple Access）手机辐射小就是这个道理，因此电信运营商将CDMA称为“绿色通信”。
扩频之后频谱的总能量没有减少，但由于FCC等规定的是电子设备发射的最大EMI不能超标，如图二所示，所以说SSC是降低EMI的有效方法。
虽然EMI的减少可通过PCB布线，滤波，屏蔽等多种手段，但现在新的FFC要求PC主板能“开箱”通过EMI 测试，通过外壳屏蔽的方法已不能满足这种要求，SSC成了降低EMI的必要手段。
现在的主板芯片供应商都会支持芯片的扩频时钟功能。
PCI-E,SATA,SAS,等几乎所有的高速芯片都支持SS。
当前热门的USB3.0一致性测试中更是特别强调了SSC 的测量。
图一 SSC带来的频谱变化图二 FCC的规定EMI的减少量和频率变化的调制程度有关。
频率变化范围越大，EMI降低越大。
但频率变化范围太大又会使PC系统时序设计带来困难。
在Intel的Pentium® 4处理器中，建议这种频率变化要小于时钟频率的0.8%。
对于 100MHz 的时钟，如果按±0.8%来调制，频率的摆动范围就是99.2MHz-100.8MHz。
但是如果要设计一个100MHz作为参考时钟的系统，调制后时钟频率工作到100.8MHz 时，处理器可能会工作到超出额定频率，带来不可预知的问题，所以在实际系统中，一般都采用负向调制以保证总线时序上的最小周期要求。
扩频时钟(SSC)简介
SSC是英文 Spread Spectrum Clocking的缩写，中文意思为“扩频时钟”，当下的绝大部分高速芯片，如PCIE、SATA、SAS、等都支持 SSC功能。
那么 SSC终究是干什么的呢SSC的主要目的是减小 EMI 辐射。
EMI 向来是高速系统设计的难点，在传统设计中，主要经过滤波、接地、障蔽等方法来减小 EMI 辐射，这些方法都是经过改变 / 切断 EMI 辐射路径来达到减小 EMI 辐射的目的，常常设计成本比较高，此外还有一种更好的治本方法，那就是在 EMI 源泉上做文章，减小 EMI 的产生，SSC 技术就是此中一种。
学过信号与系统课程的同学都知道，关于固定频次的时钟，全部能量都集中在其基频上，其频谱很窄，但幅度很高，对外辐射能量很大，而关于频次变化的时钟，其能量会分别在必定频次范围上。
如上图所示， SSC时钟频谱均匀散布在必定范围内，幅度很小，不会产生太大的 EMI 辐射。
一般用扩展率δ来权衡时钟扩展的深度，假定扩展前时钟频次为 fc，频次扩展范围为Δf，则有：向下方向扩频次：δ =- f /fc *100%中心方向扩频次：δ =± 1/2f/fc *100%向** 向扩频次：δ =f/fc*100%扩频次不可以太小，也不可以太大，太小了达不到预期成效，太大了不可以知足总线的时序要求，惹起系统误码，大部分高速芯片的 SSC扩频次在 %左右。
扩频的方法以下：假定有某时钟Y(t) = Asin2 ，π用fct w(t) 波形来对基频时钟进行扩频，则扩频后的时钟 Y’(t) = Asin2π(fc+w(t))t，未经扩频的时钟频谱是位于fc 的一条谱线，幅度为 :A2/2 ，因为该频谱不过一条谱线，其幅度与频谱带宽 B 无关。
可是，扩频时钟的频谱幅度取决其带宽B。
因为扩频时钟的功率在Δf频带内散布相当均匀，其幅度为 :A2，这样，我们能够获得EMI 克制率S为：SB/(2f)= 10log((A2/2)/( A 2B/(2 f))) = 10log(，单位f/B)为 dB。
为什么眼图测量已经成为今天高速串行数据测试的最重要的项目？
为什么眼图测量已经成为今天高速串行数据测试的最
重要的项目？
示波器作为时域或数字电路信号测量与测试最重要的仪器设备，本质上是作为相对被测信号或系统的接收机在工作，因此其最根本的价值在于真实还原或复现被测信号。
在早年的并行总线电路系统的设计和测试中主要扮演简单的信号检测和调试的角色，而在今天的高速数字电路系统的研发和测试中扮演越来越重要的地位，已经从简单的信号检测与调试用途转化为高速数字信号的处理和分析平台，包括眼图及抖动分析和调试，均衡和去嵌处理等，以及最终量产前的一致性(Compliance)测试即检验产品是否符合出货标准。
当然示波器还有另一重要使用场景在高速数据采集场合。
为什幺眼图测量已经成为今天高速串行数据测试的最重要的项目？波形参数测试是数字信号质量评估最常用的测量方法，但是随着数字信号速率的提高，仅仅靠幅度、上升时间等的波形参数的测量方法越来越不适用了。
因此我们必须采用别的方法对于信号的质量进行评估，对于高速数字信号来说最常用的就是眼图的测量方法。
所谓眼图，实际上就是高速数字信号不同位置的数据比特按照时钟的间隔叠加在一起自然形成的一个统计分布图。
高速数字信号的眼图和抖动测量技术(基于Keysight示波器测量)
一般的波形
信号眼图
V 1.0
6
眼图反映出的信号质量(SI)
• 显示发送器的综合特征 • 上升时间和下降时间 • 过冲, 下冲和振铃（回沟） • 占空比 • 抖动和噪声
眼睛 张开 抖动 噪声
• 眼图张开度与抖动和 BER相关联 • 眼图张开越大，表明对噪声和抖动的容许误差越大； • 眼图张开越大，表明接收器判断灵敏度越好； • 眼顶、眼底和转换区域宽表明接收器判断灵敏度降低
Separate Jitter into constituent components
Data-Correlated
Total Jitter (TJ)
Data-Uncorrelated
Deterministic Jitter (DJ) Periodic Jitter (PJ) Sub Rate Jitter (SRJ)
P2 1.010 ns
P3 0.980 ns
P4 1.020 ns
Cy-Cy
TIE
0.020 ns
-0.010 ns Period Jitter Cy-Cy Jitter TIE
-0.030 ns
0.000 ns
0.040 ns
-0.020 ns
(0.990/1.010/0.980/1.020) (0.020/-0.030/0.040)
V 1.0
3
数字信号的眼图
• 数字信号的眼图包含丰富的信息，体现数字信号的整体特征，能够很好的 评估数字信号的品质，因而数字信号眼图分析是数字系统信号完整性分析 的关键之一。 • 眼图实际上是一系列数字信号的不同码型按一定的规律在示波器屏幕上累 积显示的结果。
PCIE眼图测试中示波器CDR带宽的影响分析
PCIE眼图测试中示波器CDR带宽的影响分析【摘要】在某产品的PCIE信号测试中，发现其收发眼图抖动较大，眼图质量很差，通过分析定位，发现是由于示波器的CDR环路带宽设置错误导致的。
本文理论分析了CDR环路带宽对信号眼图及抖动的影响，并给出高速SerDes信号测试时，设置CDR环路带宽的参考意见。
【关键词】PCIE，CDR，SDA6000A，SerDes，眼图1、问题的提出在用力科公司的SDA6000A示波器对某产品进行硬件信号测试时，发现PCIE信号的眼图质量非常差，特别是抖动过大，出现多次碰撞眼图模板的现象。
如图1所示。
图1 PCIE测试波形2、问题的定位咨询相关专家，抖动较大，有可能是示波器的CDR(Clock and Data Recovery)的带宽设置有误。
检查示波器SDA6000A的设置，发现在串行信号类型选择为在Signal Type为PCIe1.0 2.5GT/s时，设置的PLL Settings选择的PLL Type为“FC Golden”，示波器自动换算出PLL的截止频率为1.5MHz。
在示波器设置中对应PCIE信号有三种PLL，对应的截止频率分别为16MHz （A，3dBpk）、8MHz（B，3dBpk）、5MHz（C，1dBpk），这三种PLL取决不同的PCIE信号接收端。
一般常用的是A类16MHz带宽，在此PLL下，PCIE信号眼图如图2所示。
图2 正确设置PLL后的PCIE测试波形从眼图可以看出，新设置的PLL后的测试波形，眼图质量有明显提高，抖动也小了很多，为什么CDR的带宽对眼图信号质量影响这么大？3、问题的理论分析从串行信号处理原理分析入手，如图3所示，典型的串行数据链路系统图。
图3 典型串行数据链路系统框图在Fibre Channel、Gigabit Ethernet、SDH等串行链路中都采用了上图的架构。
发送端TX发送的信号通过信道（传输铜线或光纤）传输到接收端RX后，收发器芯片RX部分的时钟恢复电路（CDR）从串行数据中恢复出时钟，用恢复的时钟来同步串行数据，进行采样。
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日益普及的串行数据传输有两个主要特点：1.广泛采用差分信号进行数据传输；2.没有专门的时钟传输线路，时钟嵌入在数据里。
因此，在系统接收端内部需要时钟恢复电路。
接收端时钟恢复方法最常用的是锁相环(PLL)和相位内插(PI)两种方法。
相对而言，PLL方法应用更为广泛。
图2是一种典型的基于PLL的时钟恢复电路框图。
CDR与PLL简介
PLL的作用简单的来说是产生一个内部信号，去锁住输入信号的相位。
讨论两个信号相位的前提是该两个信号的频率一致，这样才有意义，因此锁相环也是锁频回路。
假定一固定频率信号：
输入PLL，PLL的输出信号为：
由上述结论得到：
但相位是否相等呢？答案是否定的。
实际上，两个信号的相位差是一个定值，其值和起始频率差有关。
所以有了第二个重要概念：“锁相不是指相位相同，而是相位差为定值”。
PLL的组成如图3所示。
鉴相器(PD)将输入信号与VCO(压控振荡器)输出信号进行对比。
环路滤波器对差异进行过滤波，然后用来调整VCO。
由于LPF是低通滤波器，只能将相位差的低频部分传输到VCO。
因此，PLL仅跟踪低频变化。
也就是说，由串行数据的CDR电路恢复得到的Recover Clock 只包含低频抖动，这个低频抖动在数据中同时存在，因此这些低频抖动成分对于接收端SerDes电路在以Recover Clock作为参考边沿判决数据0或1时不会产生影响(前提条件是低频抖动分量不得超过系统的抖动容限)。
而数据中还包含传输系统中的高频抖动分量，由于CDR电路中的低通滤波器的缘故，这部分恢复出的Clock是不包含的。
因此接收端SerDes电路在以Recover Clock作为参考边沿判决数据0或1时可能会由于这些高频的抖动分量导致采样点偏移而出现误码。
因此只有在PLL截止频率或带宽以下的低频抖动是接收端可以跟随的抖动。
相对而言，经过PLL传递出的抖动都为高频抖动，是不能被系统跟
随的，会导致接收端采样点的偏移产生误码。
如下图所示，蓝色线为PLL的幅频特性曲线，其下面包含的区域即为系统可以跟随的抖动。
对应的橙色曲线表示传递出去的抖动的幅频趋势。
图1：典型计算机系统总线架构示意图。
图2：串行数据时钟恢复电路框图。
如果对图5的PLL建立数学模型和分析，每个功能块均可以用传递函数表示。
图5：PLL数学模型示意图。
通常使用两种闭环路传递函数。
一种是相位传递函数，定义如下：
另一种是误差传递函数，定义如下：
相位传递函数为低通，而误差传递函数为高通。
两者关系如下：
该公式用于计算复值。
因为复值有幅度和相位，因此该公式并不代表两个传递函数的复值之和为1。
当前应用比较普遍的串行数据中CDR采用一阶PLL较多，比如GBE，SATA 1.5Gb/s，PCI-ExpressI 2.5Gb/s，以及XAUI 3.125Gb/s。
随着技术的发展，在DisplayPort及
PCI-Express II 5.0Gb/s等一些新标准中二阶PLL也开始得到了应用。
在当前的大多数主流串行数据标准中，其CDR一般采用指定带宽的“Golden PLL”或采用单极点、高通、20dB/dc滚降、截止频率或带宽等于数据速率/1667这样一些特征的PLL进行时钟恢复。
表1是常见串行数据CDR中采用的PLL带宽及标准。
表1：常见串行数据PLL带宽标准。
如何设置PLL带宽
DPOJET软件是泰克最近推出的专门运行在DPO7000及DPO/DSA70000上的眼图和抖动分析软件，该软件将TDS RT-EYE和TDSJIT3集成在一起，不仅保留了原来所有的核心算法，而且极大提高了测试速度和易操作性。
该软件除了完全保留原来TDSJIT3和RT-EYE 所有功能以外，还增加了信号Period/Freq和Amplitude等相关项目的直接测试功能。
软件界面如图6所示。
图6：DPOJET界面示意图。
通常来说，较多的采集样本可以得到更加准确的串行数据测试结果：较多的样本数可以使测量结果更为精确，尤其是低频分量(如扩频时钟，低频抖动等)和高频分量同时存在的测试，更加需要高采样率、长捕获时间的采样数据为基础。
以DSA71254/716004/72004这几款典型的高性能的示波器为例，可以提供全部四条通道上每通道200M记录长度，并且可以在任何采样率最高达50GS/S下工作，完全符合最新的如PCI-Express2.0 5Gb/s测试规范里的至少一次捕获1M UI进行眼图分析的要求。
串行数据分析中的另一个重要问题是：应该使用什么时钟作为眼图、抖动分析等的参考信号？由于测试串行数据的目的是得到“以接收端的眼光看到的该信号的质量”，所以以接收端的时钟恢复方法获得参考时钟是串行信号分析是否准确的一个关键点。
DPOJET使用软件算法进行时钟恢复，可以灵活方便地设置各种参数，并且支持包括一阶锁相环和二阶锁相环在内的多种时钟恢复方式。
因此可以支持当前业界广泛应用的各种串行数据，同时支持对各种串行数据CDR设置符合标准的带宽或者任意带宽。
内含符合标准的分析模块包括
PCI-Express，FB-DIMM，InfiniBand，SATA/SAS，GBE，XAUI，Fiber Channel等。
对于未来的串行数据标准也可以通过设置用户自定义软件时钟恢复进行眼图分析。
DPOJET软件里还集成了泰克实时示波器抖动分析软件TDSJIT3的核心抖动分析算法。
值得一提的是，泰克DPOJET软件内含的的抖动算法提供了抖动频谱图，可以对各个抖动根源作清晰的区分和量化分析，帮助设计者和调试者快速找到问题的根源，如图7所示。
图7：时间间隔误差频谱图。
如果进行眼图或者抖动分析，选择Configure可以对串行数据进行配置，包括被测信号源(Source)，参考电平(Ref Levels)，时钟恢复(Clock Recovery)，抖动(Jitter)等各参数进行配置。
本文主要针对时钟恢复(Clock Recovery)作重点介绍。
图8是时钟恢复的配置界面。
图8：串行数据PLL带宽标准配置示意图。
在Clock Recovery Method下拉菜单下可以选择标准PLL带宽，然后在右下边对应标准下即“Standard：b/s”选择对应的标准。
也可以选择用户自定义带宽，点击PLL-Custom BW输
入框，然后可以输入任意的PLL带宽，从而实现任意PLL带宽的时钟恢复功能。
另外也可以选择PLL Model为Type I或Type II，即选择一阶或者二阶锁相环。
图9：DPOJET自定义PLL带宽示意图。
不同PLL带宽对眼图测试结果的影响
下面以一个GBE实测结果为例，介绍设置不同PLL带宽产生的眼图测试差异。
首先将PLL带宽按照标准设为635kHz，得到的眼图如图10。
可以看到眼图已经完全模糊，显示抖动很大。
图10：PLL BW=635kHz，标准带宽设置得到的眼图。
如果将PLL设为1500kHz，得到的眼图如图11，可以看到PLL带宽提高到1500kHz后，传递出去的抖动减小，得到的眼图相对清晰许多，水平方向眼睛已经能基本张开。
图11：PLL BW=1500kHz时的眼图。
如果将PLL带宽设为5000kHz得到眼图如图12所示。
由于PLL带宽进一步增大，传递出去的抖动减小，因此可以看到在PLL带宽为5000kHz时眼图已经完全张开。
图12：PLL BW=5000kHz得到的眼图。
在得到不同PLL带宽下眼图结果差异后，利用抖动分析功能对数据的TIE Jitter(时间间隔误差抖动)进行分析，得到TIE抖动频谱如图11所示。
可以看见数据的TIE抖动基本在5MHz 以下，其中在719kHz频点上有一峰值高达57ps的抖动，在1383kHz频点上有一峰值达14ps的抖动。
当PLL带宽设为635kHz时，CDR恢复出的时钟是不包含这两个抖动分量的，因此完全传递出去，眼图水平方向呈现关闭状态。
而将PLL带宽设为1500kHz时，此719kHz 抖动和1383kHz抖动被跟随，眼图张开效果明显变好。
在PLL带宽设为5000kHz后，CDR 恢复出的时钟包含的抖动分量将大大增加，系统传递出去的抖动大大减少，眼图也呈现明显的张开。
图13：TIE抖动频谱图。
以上分别介绍了设置PLL带宽为符合标准的635kHz以及用户自定义的1500kHz和
5000kHz三种情况下得到的眼图。
哪一种才是与实际系统的情况相吻合呢？答案显然是符合标准的635kHz带宽。
因为在实际的系统中，接收端亦即芯片内部硬件时钟恢复电路的带宽是标准的635kHz带宽。
所以真实系统在运行时是不能跟随上面的抖动频谱图中719kHz 和1383kHz的抖动分量的，否则会出现比较严重的误码。
作者：黄腾
技术支持工程师
泰克科技(中国)有限公司
图4：跟随抖动和PLL传递出去的抖动。