【CN109725196A】一种频率计及测量占空比和频率的方法【专利】
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(74)专利代理机构 东莞市兴邦知识产权代理事 务所(特殊普通合伙) 44389
代理人 冯思婷
(51)Int .Cl . G01R 23/10(2006 .01)
(10)申请公布号 CN 109725196 A (43)申请公布日 2019.05.07
( 54 )发明 名称 一种频率计及测量占空比和频率的方法
2
CN 109725196 A
权 利 要 求 书
2/2 页
数据的速率之比为1:N，其中N为所述被测信号的有效位数。 10 .根据权利要求9所述的测量占空比和频率的方法，其特征在于，所述方法还包括：将
所述FPGA的内置IO配置为N位的移位寄存器，所述串行数据通过所述移位寄存器进行移位 后，输出并行数据D0～D(N-1)以及串行数据D。
( 19 )中华人民 共和国国家知识产权局
( 12 )发明专利申请
(21)申请号 201910014537 .6
(22)申请日 2019 .01 .08
(71)申请人 优利德科技(中国 )股份有限公司 地址 523808 广东省东莞市松山湖高新技 术产业开发区工业北一路6号
(72)发明人 孙乔 洪少林 吴忠良
7 .根据权利要求6所述的测量占空比 和频率的方法，其特征在于，所述方法进一步包
括：根据：
计算所述高频占空比HighDuty；
根据：
计算所述高频频率HighFreq；
根据：
计算所述低频占空比LowDuty；
根据：
计算所述低频频率LowFreq；
根据：
ห้องสมุดไป่ตู้
计算所述低频时钟LCLK； 其中 ，HCLK为高频时 钟 ，N为被测信号的 有效位数 ，HighCnt为高电 平数量 ，LowCnt为低 电 平数量 ，FreqCnt为并行数据中任意一位数据的 周期数量 ，HighCount为低电 平值 ， LowCount为高电平值。 8 .根据权利要求6所述的测量占空比和频率的方法，其特征在于，根据所述串行数据的 边沿触发获取所述并行数据的低电平值和高电平值。 9 .根据权利要求6所述的测量占空比和频率的方法，其特征在于，所述并行数据与串行
5 .根据权利要求4所述的频率计，其特征在于，所述串并转换模块的高频时钟HCLK不超 过900MHz。
6 .一种测量占空比和频率的方法，其特征在于，包括：通过FPGA的内置IO将被测信号由 串行数据转换为并行数据 ；每秒获取一次所述并行数据的高电 平数量 和低电 平数量 ，以 及 所述并行数据中任意一位数据的 周期数量 ；获取所述并行数据的 低电 平值 和高电 平值 ；计 算所述被测信号的高频占空比、低频占空比、高频频率以及低频频率。
2 .根据权利要求1所述的频率计，其特征在于，所述测频计时模块以及计数模块工作时 长均为1秒。
3 .根据权利要求1或2所述的频率计，其特征在于，所述测频计时模块以及计数模块同 时由所述测频计时模块的进位信号复位。
4 .根据权利要求1所述的频率计，其特征在于，所述串并转换模块为由FPGA的内置IO构 成的移位寄存器。
发明内容 [0004] 针对上述问题，本发明的目的是提供一种频率计及测量占空比和频率的方法，解 决现有技术中普通频率计运行速度低以及需要手动设置测量时间闸门的时长的问题。 [0005] 为实现上述目的，本发明采取以下技术方案： [0006] 一种频率计，包括：测频计时模块，串并转换模块、计数模块以及频率测量模块，所 述测频计时模块连接所述计数模块，所述串并转换模块将串行数据转换为并行数据后发送 给所述计数模块，所述计数模块对所述并行数据的高电平和低电平进行计数以及并行数据 中任意一位数据的 周期数量 ，所述频率 测量模块连接所述串并转换模块 ，用于获取所述并 行数据的低电平值和高电平值。 [0007] 优选的，所述测频计时模块以及计数模块工作时长均为1秒。 [0008] 优选的，所述测频计时模块以及计数模块同时由所述测频计时模块的进位信号复 位。 [0009] 优选的，所述串并转换模块为由FPGA的内置IO构成的移位寄存器。 [0010] 优选的，所述串并转换模块的高频时钟HCLK不超过900MHz。 [0011] 本发明中的一种测量占空比和频率的方法，包括：通过FPGA的内置IO将被测信号 由 串行数据转换为并行数据 ；每秒获取一次所述并行数据的高电 平数量 和低电 平数量 ，以 及所述并行数据中任意一位数据的 周期数量 ；获取所述并行数据的 低电 平值 和高电 平值 ； 计算所述被测信号的高频占空比、低频占空比、高频频率以及低频频率。 [0012] 优选的，所述方法进一步包括：
( 57 )摘要 本发明涉及一 种频率计 ，包括 ：测频计时 模
块，串并转换模块、计数模块以及频率测量模块， 所述测频计时模块连接所述计数模块，所述串并 转换模块将串行数据转换为并行数据后发送给 所述计数模块，所述计数模块对所述并行数据的 高电 平 和低电 平进行计数并获得并行数 据中 任 意一位数据的周期数量，所述频率测量模块连接 所述串并转换模块，用于获取所述并行数据的低 电平值和高电平值。本发明的频率计设计简单巧 妙 ，无需占 有额外的 硬件资源 ，便可以 解决 在低 成本的FPGA中利用高速IO的特性实现低频系统 主时钟来测量更高频率的被测信号。
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CN 109725196 A
说 明 书
1/6 页
一种频率计及测量占空比和频率的方法
技术领域 [0001] 本发明属于测量领域，具体涉及一种频率计及测量占空比和频率的方法。
背景技术 [0002] 目前，对于国内直接数字式频率合成器DDS(Direct Digital Synthesizer)类信 号源内置频率计的功能 ，主要包括测量频率和测量 周期两种方法。如图1所示为现有的 信号 源上所采 用的频率计结构示意图 ，其中 ，测频计时模块101采 用系统时 钟工作 ，计数器以常 数1为步进；周期计数模块102在测频计时模块101计时的时间里测得被测信号周期数，其同 样计数器以常数1为步进；低频测量模块103计算每个周期的长度。 [0003] 上述测量都是由FPGA(复杂可编程逻辑器件)实现，但是FPGA可测量的频率不高， 且不能高于最高采样率。而且其本身可以 运行的 最大采样率基本都在500MHz以 下 ，因此被 测信号的频率最多为500MHz ，而且被测信号频率越高 ，所测的占 空比 误差越大 ，再高的运行 速度的 FPGA本身价格 相当昂贵 ，不适于作为频率计应 用于普通信号源上 ，因此被 测信号的 频率一般不超过500MHz。另外 ，现有的 频率计在测量时 ，需要手动设置 测量时间闸门的时 长 ，尤其在低频测量转换至高频测量时 ，需要手动切换测量时间闸门 ，带来操作上的不便。
权利要求书2页 说明书6页 附图2页
CN 109725196 A
CN 109725196 A
权 利 要 求 书
1/2 页
1 .一种频率计，其特征在于，包括：测频计时模块，串并转换模块、计数模块以及频率测 量模块 ，所述 测频计时 模块连接所述计数模块 ，所述串并转换模块将串行数据转换为并行 数据后发送给所述计数模块，所述计数模块对所述并行数据的高电平和低电平进行计数以 及并行数据中任意一位数据的 周期数量 ，所述频率 测量模块连接所述串并转换模块 ，用于 获取所述并行数据的低电平值和高电平值。
代理人 冯思婷
(51)Int .Cl . G01R 23/10(2006 .01)
(10)申请公布号 CN 109725196 A (43)申请公布日 2019.05.07
( 54 )发明 名称 一种频率计及测量占空比和频率的方法
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CN 109725196 A
权 利 要 求 书
2/2 页
数据的速率之比为1:N，其中N为所述被测信号的有效位数。 10 .根据权利要求9所述的测量占空比和频率的方法，其特征在于，所述方法还包括：将
所述FPGA的内置IO配置为N位的移位寄存器，所述串行数据通过所述移位寄存器进行移位 后，输出并行数据D0～D(N-1)以及串行数据D。
( 19 )中华人民 共和国国家知识产权局
( 12 )发明专利申请
(21)申请号 201910014537 .6
(22)申请日 2019 .01 .08
(71)申请人 优利德科技(中国 )股份有限公司 地址 523808 广东省东莞市松山湖高新技 术产业开发区工业北一路6号
(72)发明人 孙乔 洪少林 吴忠良
7 .根据权利要求6所述的测量占空比 和频率的方法，其特征在于，所述方法进一步包
括：根据：
计算所述高频占空比HighDuty；
根据：
计算所述高频频率HighFreq；
根据：
计算所述低频占空比LowDuty；
根据：
计算所述低频频率LowFreq；
根据：
ห้องสมุดไป่ตู้
计算所述低频时钟LCLK； 其中 ，HCLK为高频时 钟 ，N为被测信号的 有效位数 ，HighCnt为高电 平数量 ，LowCnt为低 电 平数量 ，FreqCnt为并行数据中任意一位数据的 周期数量 ，HighCount为低电 平值 ， LowCount为高电平值。 8 .根据权利要求6所述的测量占空比和频率的方法，其特征在于，根据所述串行数据的 边沿触发获取所述并行数据的低电平值和高电平值。 9 .根据权利要求6所述的测量占空比和频率的方法，其特征在于，所述并行数据与串行
5 .根据权利要求4所述的频率计，其特征在于，所述串并转换模块的高频时钟HCLK不超 过900MHz。
6 .一种测量占空比和频率的方法，其特征在于，包括：通过FPGA的内置IO将被测信号由 串行数据转换为并行数据 ；每秒获取一次所述并行数据的高电 平数量 和低电 平数量 ，以 及 所述并行数据中任意一位数据的 周期数量 ；获取所述并行数据的 低电 平值 和高电 平值 ；计 算所述被测信号的高频占空比、低频占空比、高频频率以及低频频率。
2 .根据权利要求1所述的频率计，其特征在于，所述测频计时模块以及计数模块工作时 长均为1秒。
3 .根据权利要求1或2所述的频率计，其特征在于，所述测频计时模块以及计数模块同 时由所述测频计时模块的进位信号复位。
4 .根据权利要求1所述的频率计，其特征在于，所述串并转换模块为由FPGA的内置IO构 成的移位寄存器。
发明内容 [0004] 针对上述问题，本发明的目的是提供一种频率计及测量占空比和频率的方法，解 决现有技术中普通频率计运行速度低以及需要手动设置测量时间闸门的时长的问题。 [0005] 为实现上述目的，本发明采取以下技术方案： [0006] 一种频率计，包括：测频计时模块，串并转换模块、计数模块以及频率测量模块，所 述测频计时模块连接所述计数模块，所述串并转换模块将串行数据转换为并行数据后发送 给所述计数模块，所述计数模块对所述并行数据的高电平和低电平进行计数以及并行数据 中任意一位数据的 周期数量 ，所述频率 测量模块连接所述串并转换模块 ，用于获取所述并 行数据的低电平值和高电平值。 [0007] 优选的，所述测频计时模块以及计数模块工作时长均为1秒。 [0008] 优选的，所述测频计时模块以及计数模块同时由所述测频计时模块的进位信号复 位。 [0009] 优选的，所述串并转换模块为由FPGA的内置IO构成的移位寄存器。 [0010] 优选的，所述串并转换模块的高频时钟HCLK不超过900MHz。 [0011] 本发明中的一种测量占空比和频率的方法，包括：通过FPGA的内置IO将被测信号 由 串行数据转换为并行数据 ；每秒获取一次所述并行数据的高电 平数量 和低电 平数量 ，以 及所述并行数据中任意一位数据的 周期数量 ；获取所述并行数据的 低电 平值 和高电 平值 ； 计算所述被测信号的高频占空比、低频占空比、高频频率以及低频频率。 [0012] 优选的，所述方法进一步包括：
( 57 )摘要 本发明涉及一 种频率计 ，包括 ：测频计时 模
块，串并转换模块、计数模块以及频率测量模块， 所述测频计时模块连接所述计数模块，所述串并 转换模块将串行数据转换为并行数据后发送给 所述计数模块，所述计数模块对所述并行数据的 高电 平 和低电 平进行计数并获得并行数 据中 任 意一位数据的周期数量，所述频率测量模块连接 所述串并转换模块，用于获取所述并行数据的低 电平值和高电平值。本发明的频率计设计简单巧 妙 ，无需占 有额外的 硬件资源 ，便可以 解决 在低 成本的FPGA中利用高速IO的特性实现低频系统 主时钟来测量更高频率的被测信号。
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CN 109725196 A
说 明 书
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一种频率计及测量占空比和频率的方法
技术领域 [0001] 本发明属于测量领域，具体涉及一种频率计及测量占空比和频率的方法。
背景技术 [0002] 目前，对于国内直接数字式频率合成器DDS(Direct Digital Synthesizer)类信 号源内置频率计的功能 ，主要包括测量频率和测量 周期两种方法。如图1所示为现有的 信号 源上所采 用的频率计结构示意图 ，其中 ，测频计时模块101采 用系统时 钟工作 ，计数器以常 数1为步进；周期计数模块102在测频计时模块101计时的时间里测得被测信号周期数，其同 样计数器以常数1为步进；低频测量模块103计算每个周期的长度。 [0003] 上述测量都是由FPGA(复杂可编程逻辑器件)实现，但是FPGA可测量的频率不高， 且不能高于最高采样率。而且其本身可以 运行的 最大采样率基本都在500MHz以 下 ，因此被 测信号的频率最多为500MHz ，而且被测信号频率越高 ，所测的占 空比 误差越大 ，再高的运行 速度的 FPGA本身价格 相当昂贵 ，不适于作为频率计应 用于普通信号源上 ，因此被 测信号的 频率一般不超过500MHz。另外 ，现有的 频率计在测量时 ，需要手动设置 测量时间闸门的时 长 ，尤其在低频测量转换至高频测量时 ，需要手动切换测量时间闸门 ，带来操作上的不便。
权利要求书2页 说明书6页 附图2页
CN 109725196 A
CN 109725196 A
权 利 要 求 书
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1 .一种频率计，其特征在于，包括：测频计时模块，串并转换模块、计数模块以及频率测 量模块 ，所述 测频计时 模块连接所述计数模块 ，所述串并转换模块将串行数据转换为并行 数据后发送给所述计数模块，所述计数模块对所述并行数据的高电平和低电平进行计数以 及并行数据中任意一位数据的 周期数量 ，所述频率 测量模块连接所述串并转换模块 ，用于 获取所述并行数据的低电平值和高电平值。