全数字锁相环的VHDL设计【开题报告】
数字锁相环
摘要本设计是在FPGA上设计数字锁相环。
选用的是ALTERA公司开发的的QuartusⅡ7.0作为软件开发平台，采用自上而下的设计方法，将数字锁相环（DPLL）分成了鉴相器（DPD）模块，数字环路滤波器（DLP）模块，数控振荡器（DCO）模块和除Ｎ分频。
最后将用VHDL语言编写好的程序通过QuartusⅡ7.0软件仿真，验证设计的正确性。
关键词：数字鉴相器（DPLL）,数字环路滤波器（DLP），数字压控振荡器（DCO），除N分频计数器；VHDL.。
Digital Phase-Locked LoopAbstract：This design is designed in the FPGA digital phase-locked loop. ALTERA selection is developed in the Quartus Ⅱ7.0 as a software development platform, using top-down design method, digital PLL (DPLL) is divided into a phase detector (DPD) module, digital loop filter (DLP ) module, numerical controlled oscillator (DCO) module and inter-N frequency. Finally a good use of VHDL language program through the Quartus Ⅱ 7.0 software simulation, design verification.Keywords:digital phase detector (DPLL), digital loop filter (DLP), Digital voltage controlled oscillator (DCO), except N frequency Counter；VHDL。
高速低抖动全数字锁相环的设计研究的开题报告
高速低抖动全数字锁相环的设计研究的开题报告一、研究背景和目的在当前数字信号系统中，低抖动时钟是非常重要的。
低抖动的时钟信号可以提高数据传输的可靠性和稳定性，在数字信号处理、通信系统、雷达、高速采集等领域得到广泛应用。
因此，设计一款高速低抖动全数字锁相环是十分必要的。
本文的研究目的在于设计一种高速低抖动的全数字锁相环，通过对锁相环内部的数字控制电路、数字滤波电路、数字相位频率检测器以及数字控制振荡器等模块的优化设计，从而达到减小整个锁相环系统抖动的目的。
二、研究内容和方法本文的研究内容主要包括以下几个方面：1. 锁相环内部的数字控制电路设计：本文将设计一种数字控制电路，以实现锁相环的数字化控制。
数字控制电路将接收锁相环的参考信号和反馈信号，通过锁相环的数字滤波器、数字相位频率检测器以及数字控制振荡器等模块，控制锁相环的输出信号，以实现锁相环的数字化控制。
2. 数字滤波电路的优化设计：本文将优化数字滤波器的设计，以减小数字滤波电路对时钟信号的抖动。
3. 数字相位频率检测器的设计：本文将设计一种数字相位频率检测器，以实现对参考信号和反馈信号的比较，从而实现对锁相环输出信号相位和频率的数字控制。
4. 数字控制振荡器的设计：本文将设计一种数字控制振荡器，以实现对锁相环输出信号频率的控制。
数字控制振荡器将接收相位差误差信号，通过数字控制电路对其进行数字控制，从而调整输出信号的频率。
本文的研究方法主要包括以下几个方面：1. 软件设计仿真：使用ADS软件进行数字电路仿真，验证各个模块的设计是否合理，并通过仿真分析锁相环系统的抖动性能。
2. 硬件设计实现：采用高速数字集成电路实现本文所设计的锁相环电路，并通过测试和分析验证其抖动性能，测试数据将记录并进行分析。
三、预期成果和意义本文的预期成果为设计实现一种高速低抖动的全数字锁相环，通过对锁相环内部的数字控制电路、数字滤波电路、数字相位频率检测器以及数字控制振荡器等模块的优化设计，实现锁相环系统的低抖动性能与高稳定性，并在数字信号处理、通信系统、雷达、高速采集等领域得到广泛应用。
基于全数字锁相环的时间数字转换器的研究的开题报告
基于全数字锁相环的时间数字转换器的研究的开题报告一、研究背景及意义时间数字转换器是指将时间信号转换为数字信号的电子设备。
在许多应用场合中，需要对时间信号进行高精度的测量和处理，例如雷达、GPS、通信等领域。
时间数字转换器是这些应用的关键组件之一。
传统的时间数字转换器通常采用基于脉冲计数器的方式实现，但其精度和速度都较低。
因此，研究一种新型的高性能时间数字转换器是十分必要的。
本研究拟采用基于全数字锁相环技术的时间数字转换器，该技术是一种先进的数字信号处理技术，可以实现高精度、高速度的时间数字转换，具有很强的应用价值。
同时，该技术在数字时钟、数字信号处理等领域也有广泛的应用，因此其研究对于提高国内技术水平和推动相关领域的发展具有重要意义。
二、研究目标及内容本研究的主要目标是设计一种基于全数字锁相环的高精度时间数字转换器，并进行实现和验证。
具体而言，研究内容包括：1. 建立全数字锁相环的数学模型和仿真模型，并进行性能分析和优化。
2. 设计和实现基于全数字锁相环的时间数字转换器系统，并对其进行可靠性测试和性能评估。
3. 对实现的时间数字转换器进行误差分析和校准，评估其精度和稳定性。
4. 探索时间数字转换器的应用场景，并对其在雷达、GPS、通信等领域的性能进行测试。
三、研究方法本研究主要采用仿真和实验相结合的方法进行，具体包括：1. 利用MATLAB等工具建立基于全数字锁相环的数学模型和仿真模型，并进行性能评估和优化。
2. 设计和实现基于FPGA（Field Programmable Gate Array）的时间数字转换器原型系统，并进行可靠性测试和性能评估。
3. 对实现的时间数字转换器进行误差分析和校准，评估其精度和稳定性。
4. 在实验室中搭建测试平台，对时间数字转换器在雷达、GPS、通信等领域的性能进行测试和验证。
四、研究成果及预期本研究的最终成果为基于全数字锁相环的高精度时间数字转换器，预期达到以下技术水平：1. 时间分辨率达到纳秒级别，误差小于10 ps。
全数字锁相环的VHDL设计【文献综述】
文献综述电子信息工程全数字锁相环的VHDL设计前言锁相环其实不是什么新东西，很早以前就有人使用了。
锁相技术的理论早在1932年就被提出来了，但直到40年代在电视机中才得到广泛的应用，用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。
20世纪50年代后期随着空间技术的发展，锁相环用于对宇宙飞行目标的跟踪、遥测和遥控。
60年代初随着数字通信系统的发展，锁相环应用愈广，例如为相干解调提取参考载波、建立位同步等。
具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。
在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用。
锁相环的英文全称是（Phase-Locked Loop），简称PLL，锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环。
是实现相位自动控制的负反馈系统，它使振荡器的相位和频率与输入信号的相位和频率同步。
主题从前言的论述中我们知道了锁相环路具有一些相当优良的功能，且成本低、使用方便，因而它已成为电子技术领域中一种相当有用的技术手段，获得了越来越广泛的应用。
锁相环可以分为模拟锁相环和数字锁相环。
模拟锁相环主要由相位参考提取电路、压控振荡器、相位比较器、控制电路等组成。
压控振荡器输出的是与需要频率很接近的等幅信号，把它和由相位参考提取电路从信号中提取的参考信号同时送入相位比较器，用比较形成的误差通过控制电路使压控振荡器的频率向减小误差绝对值的方向连续变化，实现锁相，从而达到同步。
数字锁相环主要由相位参考提取电路、晶体振荡器、分频器、相位比较器、脉冲补抹门等组成。
分频器输出的信号频率与所需频率十分接近，把它和从信号中提取的相位参考信号同时送入相位比较器，比较结果示出本地频率高了时就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而达到同步[1]。
应用于SoC的全数字锁相环设计的开题报告
应用于SoC的全数字锁相环设计的开题报告1. 研究背景随着数字信号处理技术的不断发展，SoC（System on Chip）中集成的数字电路越来越复杂，其内部的时钟分频系统也变得异常重要。
在数字电路系统中，时钟信号的稳定性和精度直接影响数字系统的性能和稳定性。
因此，全数字锁相环（Digital Phase Locked Loop，DPLL）在SoC 中得到了广泛应用。
全数字锁相环是一种数字电路，能够使输入信号与VCO（Voltage-Controlled Oscillator）的频率同步，可以在高达数GHz的速度下实现精确的相位调整。
全数字锁相环没有模拟环路滤波器，具有抗干扰能力强、可调性和调试性好等优点。
因此，在数字电路系统中，全数字锁相环已成为最为常见的时钟同步方案之一。
2. 研究内容本文将深入探讨如何设计一种高性能的全数字锁相环电路，并将其应用于SoC中。
本文的研究内容如下：（1）锁相环的基本原理：介绍锁相环的基本工作原理，包括锁定范围、捕获范围、稳定性等指标的定义与计算。
（2）基本模块设计：详细介绍数字锁相环中的基本模块——相位检测器、数字控制器和VCO，并对每个模块的实现方式进行分析和设计。
（3）噪声分析及抑制：对锁相环中的噪声进行分析和抑制，例如抖动噪声、相位噪声等。
（4）时钟分频及输出：实现数字锁相环的时钟分频功能，并通过分频器输出相应的时钟信号。
（5）仿真分析：利用Cadence仿真工具对所设计的电路进行仿真分析，对电路的性能进行评估。
3. 研究意义本文设计的全数字锁相环电路具有以下特点：（1）采用数字电路实现，具有抗干扰能力强、可调性和调试性好等优点；（2）具有高速、高精度、低杂波等特性，能够满足SoC中对时钟同步的高要求；（3）在电路设计过程中，对噪声进行分析和抑制，提高了电路的稳定性和精度。
本文采用的研究方法为理论研究与实验仿真相结合，能够提高锁相环电路设计的可靠性和优化性。
《基于VHDL数字频率计的设计》开题报告 (1) (2)
商洛学院本科毕业设计（论文）开题报告题目基于VHDL数字频率计的设计学院名称物理与电子信息工程系专业班级电子信息工程10级2班学生姓名吕超学号指导教师刘萌填表时间： 2014 年 3 月 10日填表说明1.开题报告作为毕业设计（论文）答辩委员会对学生答辩资格审查的依据材料之一。
2.此报告应在指导教师指导下，由学生在毕业设计（论文）工作前期完成，经指导教师签署意见、相关系主任审查后生效。
3.学生应按照学校统一设计的电子文档标准格式，用A4纸打印。
4.参考文献不少于8篇，其中应有适当的外文资料（一般不少于2篇）。
5.开题报告作为毕业设计（论文）资料，与毕业设计（论文）一同存档。
设计（论文）基于VHDL数字频率计的设计题目设计（论文）类型（划“√”）工程设计应用研究开发研究基础研究其它√一、本课题的研究目的和意义数字频率计是电子设计、仪器仪表、资源勘测、计算机、通讯设备、音频视频等应用领域不可缺少的测量仪器, 被广泛应用于航天、电子、测控等领域。
在数字电路中，频率计属于时序电路，它主要由具有记忆功能的触发器构成。
在计算机及各种数字仪表中，都得到了广泛的应用；在CMOS电路系列产品中，频率计是用量最大、品种最多的产品。
许多物理量的测量, 如振动、转速等的测量都涉及到或可以转化为频率的测量，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。
传统的数字频率计一般是由分离元件搭接而成，用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差大、可靠性差。
后来随着单片机的大规模的应用, 出现了不少用单片机控制的频率测量系统。
相对于以前用分离元件搭接起来的频率测量系统, 单片机控制的频率测量系统在频率测量范围、频率测量精度和频率测量速度上都有了很大的提高。
但由于单片机工作频率的限制、单片机内部计数器位数的限制等因素, 由单片机控制的频率测量系统无法在频率测量范围、频率测量精度和频率测量速度上取得重大突破。
基于VHDL电子密码锁开题报告
1、CPLD的研究现状
当今社会是数字化的社会，是数字集成电路广泛应用的社会。数字集成电路本身在不断地进行更新换代。可编程逻辑器件是近几年来才发展起来的一种新型集成电路，是当前数字系统设计的主要硬件基础，是硬件编程语言VHDL的物理实现工具，可编程逻辑器件对数字系统设计自动化起着重要作用，可以说没有了编程逻辑器件就没有当前的数字自动化。目前，以这种可编程逻辑器件为原材料，进行的EDA设计模式已经成为当前数字设计的主流。
毕 业 论 文﹙设 计﹚开 题 报 告
题目基于VHDL的密码锁设计
学生姓名
所在院(系)电气与电子工程学院
专业班级
指导教师
2012年3月10日
题目
基于VHDL的数码锁设计
一、选题的目的及研究意义
现存的密码锁大多是基于数字电路设计的，这种密码锁设计思路简单、易于实现，但是过多的原器件的组合给推广和流行带来了不便。根据这种情况研究出来一种功能强大、易于推广的密码锁已经迫在眉睫。现在广为流行的VHDL语言，描述能力强、覆盖面广、抽象能力强，所以采用VHDL建立硬件模型可以解决原器件过多而导致设计复杂的问题。
用VHDL可以快速灵活地设计出符合各种要求的数字密码锁，而且操作简单，稍加修改就可以改变密码的位数，增强其安全性，且很容易做成ASIC芯片，使设计过程达到高度自动化，并能够在设计完成后在Quartus II环境下进行电路的模拟仿真。
本次设计为开发出一种具有体积小，功耗低，操作简单易于修改和维护，具有良好的应用前景的密码锁。
三、对本课题将要解决的主要问题及解决问题的思路与方法、拟采用的研究方法（技术路线）或设计（实验）方案进行说明，论文要写出相应的写作提纲
一种基于VHDL语言的全数字锁相环的实现
一种基于VHDL语言的全数字锁相环的实现
随着集成电路技术的不断进步，数字化应用逐渐普及，在数字通信、电力系统自动化等方面越来越多地运用了数字锁相环。
它的好处在于免去了模拟器件的繁琐，而且成本低、易实现、省资源。
本文综合以上考虑，在一片FPGA 中以Quartus II 为平台用VHDL 实现了一个全数字锁相环功能模块，构成了片内锁相环。
数字锁相环是一种相位反馈控制系统。
在数字锁相环中，由于误差控制信号是离散的数字信号而不是模拟信号，与之相对应，受控的输出相位的改变是离散的而不是连续的；此外，环路组成的部件也全由数字电路实现，故名数字锁相环[1]。
常用的数字锁相环原理如1 数字锁相环的结构及工作原理如鉴相器其实就是一个异或门，它将输入信号Din 与位同步脉冲输出信号Dout 相异或，比较它们之间的相位差，并输出相位误差信号作为K 变模可逆计数器的计数方向的控制信号CS。
当环路锁定时，这个控制信号为占空比
是50%的方波。
K 变模可逆计数器根据相差信号CS 的变化，向不同的方向计数。
当CS 为逻辑1 时，计数器向下计数，如果计到0，则输出一个借位脉冲给脉冲加减器；当CS 为逻辑0 时，计数器向上计数，如果计到模值，则输出一个进位脉冲给脉冲加减器。
脉冲加减器是根据K 变模可逆计数器输出的进位、借位脉冲来不断地对本地时钟进行调整。
当有进位脉冲时，脉冲加减器就在本地时钟上加入一个周期的时钟信号；当有借位脉冲时，脉冲加减器就在本地时钟上扣除一个周期的时钟信号。
如此反复不断地对本地时钟进行调整，最终达到准确确定出输入信号时钟的目的，从而实现位同步[2]。
基于FPGA的全数字锁相环的设计与应用的开题报告
基于FPGA的全数字锁相环的设计与应用的开题报告一、选题背景和研究意义随着现代电子技术的快速发展，锁相环技术已经成为一种应用广泛的时钟和信号处理技术。
锁相环的作用主要是将输入信号的时钟同步到自己的时钟上，以提高系统的可靠性和精度。
特别是在通信、雷达、测量等领域，锁相环的应用非常广泛。
基于FPGA的全数字锁相环具有易于实现、灵活性高、可编程性强等优点，已经被广泛应用。
本课题将研究基于FPGA的全数字锁相环的设计与应用，旨在探究全数字锁相环在不同应用场景下的性能和特点，并提出相应的优化策略和算法，以期对相关领域的发展贡献一份力量。
二、研究内容和方法本课题研究内容主要包括以下三个方面：1. 基于FPGA的全数字锁相环的原理与实现：主要研究全数字锁相环的工作原理和实现方法，包括相位检测器、数字控制环路、数字滤波器等模块的设计与实现。
2. 全数字锁相环在通信领域中的应用：主要研究全数字锁相环在通信领域的应用，包括同步检测、时钟恢复等。
从实际应用出发，考虑锁相环在通信系统中的性能要求、关键技术以及优化策略等。
3. 全数字锁相环在雷达测量领域中的应用：主要研究全数字锁相环在雷达测量领域中的应用，包括实时采集、数字化处理等。
从实际应用出发，考虑锁相环在雷达测量系统中的性能要求、关键技术以及优化策略等。
本课题将采用理论分析与实验验证相结合的方法进行研究，通过FPGA平台的搭建与实验验证，探究不同场景下的设计方法和性能特点，并提出相应的优化方案。
三、预期研究成果本课题预期达到的主要研究成果包括：1. 基于FPGA的全数字锁相环的工作原理和实现方法，包括相位检测器、数字控制环路、数字滤波器等模块的设计与实现。
2. 探究全数字锁相环在通信领域和雷达测量领域中的性能和特点，提出相应的设计方案、算法和优化策略。
3. 实现基于FPGA的全数字锁相环并进行实验验证，验证全数字锁相环的性能和可靠性。
四、可行性分析本课题所需要的FPGA平台、实验仪器和相关软件等均已具备条件，并且本课题所涉及的理论和实验技术已经成熟，可行性较高。
基于VHDL的全数字锁相环的设计
目录第一章绪论 (1)1.1锁相环（PLL）－全数字锁相环（ADPLL）的发展过程 (1)1.2锁相环（PLL） (1)1.2.1锁相环的发展及应用 (1)1.2.2锁相环的分类与特点 (2)1.2.3锁相环的优点 (3)1.3全数字锁相环的现状及发展 (3)1.4本论文的研究内容 (4)第二章全数字锁相环的开发系统 (5)2.1EDA技术简介 (5)2.1.1EDA的发展 (5)2.1.2EDA技术的主要内容 (5)2.1.3EDA技术的基本特征及特点 (5)2.1.4EDA设计工具 (6)2.2现场可编程门阵列（FPGA） (6)2.3硬件设计语言－VHDL (6)2.3.1VHDL语言简介 (6)2.3.2VHDL语言的特点 (7)2.4软件开发工具－MAX＋plus II (8)2.4.1MAX+PLUSⅡ概述 (8)2.4.2Max+plusⅡ功能简介 (9)2.4.3Max+plusⅡ设计流程 (11)2.5实验开发系统 (12)第三章设计总体规划 (13)3.1整体方案 (13)3.2关于全数字锁相环设计的几种方案 (13)3.3设计分工 (16)3.3.1模块划分 (16)第四章基于VHDL的全数字锁相环的设计 (17)4.1全数字锁相环的介绍 (17)4.2ADPLL结构及工作原理 (17)4.3全数字锁相环模块介绍 (18)4.4全数字锁相环的VHDL设计 (18)4.4.1全数字锁相环的基本结构框图 (18)4.4.2全数字锁相环各模块原理及子程序设计 (19)4.4.3总体模块、仿真及体统性能分析 (23)第五章总结 (28)致谢 (29)参考文献 (30)第一章绪论1.1锁相环（PLL）－全数字锁相环（ADPLL）的发展过程锁相环从30年代开始发展，1932年，De Bellescize实现了第一个PLL，这个法国工程师称该发明为“相关通信”（coherent conmmunication）。
基于VHDL的数字式电子密码锁研究论文开题报告
基于VHDL的数字式电子密码锁研究一、选题依据1、研究意义：随着人们生活水平的提高，如何实现家庭防盗这一问题也变的尤其的突出，传统的机械锁由于其构造的简单，被撬的事件屡见不鲜。
电子密码锁是由电子电路控制锁体的新型锁具，它采用触摸键盘方式输入开锁密码，操作方便。
触摸式电子锁的输入部分采用触摸开关（键盘输入），其优势在于传统的机械开关之出在于其保密性高，使用灵活性好，安全系数高，无活动零件，不会磨损，寿命长等受到了广大用户的亲呢。
出于安全、方便等方面的需要许多电子密码锁已相继问世。
但这类产品的特点是针对特定有效卡、指纹或声音有效，且不能实现远程控制，只能适用于保密要求高且供个人使用的箱、柜、房间等。
而且卡片式IC卡还有易丢失等特点，加上其成本一般较高，一定程度上限制了这类产品的普及和推广。
在科学技术不断发展的今天，电子密码防盗锁作为防盗卫士的作用也日趋重要。
现存的密码锁大多是基于数字电路设计的，这种密码锁设计思路简单、易于实现，但是过多的原器件的组合给推广和流行带来了不便。
根据这种情况研究出来一种功能强大、易于推广的密码锁已经迫在眉睫。
现在广为流行的VHDL语言，描述能力强、覆盖面广、抽象能力强，所以采用VHDL建立硬件模型可以解决原器件过多而导致设计复杂的问题。
用VHDL可以快速灵活地设计出符合各种要求的数字密码锁，而且操作简单，稍加修改就可以改变密码的位数，增强其安全性，且很容易做成ASIC芯片，使设计过程达到高度自动化，并能够在设计完成后在MAX+PLUS II 环境下进行电路的模拟仿真。
本次设计为开发出一种具有体积小，功耗低，操作简单易于修改和维护，具有良好的应用前景的密码锁2、研究现状。
1、目前的研究现状及发展趋势20 世纪80年代后，随着电子锁专用集成电路的出现，电子锁的体积缩小，可靠性提高，成本较高，是适合使用在安全性要求较高的场合，且需要有电源提供能量，使用还局限在一定范围，难以普及，所以对它的研究一直没有明显进展。
VHDL数字系统设计实验报告
(此文档为word格式，下载后您可任意编辑修改！)大学计算机与信息学院信息工程类实验报告2013年11 月13 日实验项目列表***计算机与信息学院信息工程类实验报告系：电子信息工程系专业：电子信息工程年级： 2010级姓名： *** 学号： *** 实验课程：实验室号：__ 田C405 实验设备号：实验时间： 11.12 指导教师签字：成绩：实验一数控分频器的设计1．实验目的和要求学习数控分频器的设计、分析和测试方法。
2．实验原理信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例1所示。
数控分频器的仿真波形如图1所示：输入不同的CLK频率和预置值D，给出如图1的时序波形。
100.0μs200.0μs300.0μs400.0μs图1 当给出不同输入值D时，FOUT输出不同频率(CLK周期=50ns)3．主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48 EDA实验开发系统一套电源线一根十芯JTAG口线一根USB下载线一根USB下载器一个示波器实验的软件环境是：Quartus II 9.0软件4．操作方法与实验步骤（1）创建工程，并命名位test。
（2）打开QuartusII,建立VHDL文件，并输入设计程序。
保存为DVF.（3）选择目标器件。
Acex1k—EP1K100QC208-3。
（4）启动编译。
（5）建立仿真波形图。
（6）仿真测试和波形分析。
（7）引脚锁定编译。
（8）编程下载。
（9）硬件测试5．实验内容及实验数据记录在实验系统上硬件验证例5-20的功能。
可选实验电路模式1（第一章图4）；键2/键1负责输入8位预置数D(PIO7-PIO0)；CLK由clock0输入，频率选65536Hz 或更高(确保分频后落在音频范围)；输出FOUT接扬声器(SPKER)。
编译下载后进行硬件测试：改变键2/键1的输入值，可听到不同音调的声音。
一款数字锁相环及其分数分频实现的开题报告
一款数字锁相环及其分数分频实现的开题报告标题：一款数字锁相环及其分数分频实现背景：数字锁相环（digital phase-locked loop，DPLL）是一种电路系统，能够将输入信号的相位与一个局部参考信号的相位锁定，并对输入信号进行频率和相位的稳定跟踪。
它在数字通信、数字信号处理等领域广泛应用。
分数分频器（Fractional-N Frequency Divider）是一种将输入频率进行分频的电路。
与整数分频器不同的是，分数分频器可以将输入频率分频为一个分数，从而实现更高的精度。
本文提出了一款数字锁相环及其分数分频实现的方案，其主要特点是：采用开环结构，能够快速锁定输入信号的相位和频率，并能够实现较高的稳定性和精度；采用分数分频器实现分频，能够达到更高的频率控制精度。
方法：数字锁相环的核心部分是相位检测器（Phase Detector），它比较输入信号和本地参考信号的相位差，并输出一个误差信号。
误差信号被输入到控制环节，控制环节通过改变参考信号的频率和相位，使得误差信号趋近于零，从而实现输入信号与参考信号的相位和频率锁定。
本文采用了经典的鉴相相位检测器结构，其输入为输入信号和本地参考信号，输出为误差信号。
控制环节由数字的PID控制器实现，参考信号的频率和相位通过相位累加器和NCO（Numerically Controlled Oscillator）实现。
分数分频器的实现采用了莫尔斯码（Morse code）的思想。
莫尔斯码是一种将字母和数字编码为不同组合点的编码方式，具有多样性和可压缩性。
在分数分频器中，可以将分数编码为两个不同的莫尔斯码，然后将其输出到两个数字时钟模块（Digital Clock Manager）中。
两个数字时钟模块分别输出不同的时钟信号，然后经过一个分频器进行分频，最终得到所需的时钟信号。
结果：本文实现了一款数字锁相环及其分数分频实例电路，应用FPGA进行验证。
实验结果表明，数字锁相环能够快速稳定地锁定输入信号的相位和频率，分数分频器能够实现较高的频率控制精度。
基于VHDL的一种低功耗新型全数字锁相环设计
基于VHDL的一种低功耗新型全数字锁相环设计
余婷;陈杰;甘明刚
【期刊名称】《微计算机信息》
【年(卷),期】2009(000)035
【摘要】为了改善数字通信系统的同步性能,对全数字锁相环电路进行了研究。
用VHDL语言设计了一种新型的超前—滞后型数字鉴相器,并构建了包含该鉴相器的全数字锁相环（DPLL）,用来实现基带信号处理中的码跟踪功能。
设计了双边沿触发计数器,并利用电路的冗余特性,降低了系统的功耗。
提供了锁相环的仿真结果,并在Altera公司的EP2C20系列FPGA上进行了验证。
分析锁相环的性能,结果表明,该锁相环完全能够满足跟踪环路的要求。
【总页数】3页(P201-202,208)
【作者】余婷;陈杰;甘明刚
【作者单位】北京理工大学,北京100081
【正文语种】中文
【中图分类】TN813.5
【相关文献】
1.基于VHDL的全数字锁相环的设计 [J], 倪虹霞;杨信昌
2.基于双边沿触发计数器的低功耗全数字锁相环的设计 [J], 单长虹;陈忠泽;单健
3.一种新型PID控制的全数字锁相环的设计与实现 [J], 卢辉斌;张月强;杨雪峰
4.一种基于VHDL语言的全数字锁相环的实现 [J], 范寒柏;陶杰;王欣
5.一种新型宽频域全数字锁相环的研究与设计 [J], 刘丹丹;单长虹;盛臻;李凤华
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采用VHDL设计的全数字锁相环电路设计
采用VHDL设计的全数字锁相环电路设计叙述了全数字锁相环的工作原理,提出了应用VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD 予以实现,给出了系统主要模块的设计过程和仿真结果。
0 引言全数字锁相环(DPLL) 由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点。
从而具备可靠性高、工作稳定、调节方便等优点。
在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。
随着电子设计自动化(EDA) 技术的发展,采用大规模可编程逻辑器件(如CPLD 或FPGA) 和VHDL 语言来设计专用芯片ASIC 和数字系统,而且可以把整个系统集成到一个芯片中,实现系统SOC ,构成片内锁相环。
下面介绍采用VHDL技术设计DPLL 的一种方案。
1 DPLL 的基本结构全数字锁相环结构框图如图1 所示, 由数字鉴相器、数字环路滤波器和数控振荡器3 部分组成。
'0') ;end if ;elseif cq > 0 then cq '0') ;end if ;end if ;end process ;process (en ,j ,cq ,k)beginif en = '1'thenif j = '0'thenf cq = k then cao1图4 变模可逆计数器(取k = 24) 的仿真波形图2. 3 数控振荡器的设计数控振荡器由加/ 减脉冲控制器和除N 计数器组成的。
加/ 减脉冲控制器其实是一个增量—减量计数器式DCO。
它和环路滤波器连用。
如果在环路滤波器无进位、错位的时候,加/ 减脉冲控制器对时钟2NFo 进行二分频。
当加/ 减脉冲控制的增量输入端( I = 1) 输入一个进位脉冲时, 输出脉冲中通过该计数器内部加上一个时钟脉冲。
反之,当加/ 减脉冲控制的减量输入端( D = 1) 时输入一个借位脉冲输出脉冲中就减去一个时钟脉冲。
全数字锁相环的VHDL设计【开题报告】
开题报告专业：电子信息工程全数字锁相环的VHDL设计一、综述本课题国内外研究动态，说明选题的依据和意义锁相技术是一种实现相位自动控制的方法，是专门研究相位的技术。
利用锁相技术得到的锁相环PLL是一个闭环的相位自动控制系统，它的输出信号能够自动跟踪输入信号的相位变化，也可以将之称为一个相位自动跟踪系统，它能够自动跟踪两个信号的相位差，并且靠反馈控制达到自动调节输出信号相位的目的。
锁相环的研究一直是学术界的一个研究重点，由于条件所限，国内对于锁相环的研究主要停留在理论方面，高性能锁相环的产品基本基本依赖进口。
而在国外，锁相环技术则在不断发展，从最初采用分离器件到采用集成电路，从采用双极工艺到使用CMOS工艺，从需要挂电阻和电容到锁相环完全集成在一块芯片上，并且作为嵌入式IP 核应用在大的数字系统中。
随着ASIC芯片电源电压下降，使得电源电压与核心薄氧化器件的阈值电压相比裕量有限从而使模拟电路设计，尤其是低噪声低电压锁相环的设计变得非常困难。
因而，当前锁相环的设计关键集中在高速、低电压、低噪声方面。
目前国外的锁相环产品大多采用3.3V电源电压的CMOS工艺，工作频率可从100MHz一直达到2.4GHz，输出噪声（周期到周期）在几十皮秒左右。
VHDL语言的英文全写是：VHSIC（Very High Speed Integrated Circuit）Hardware Description Language.翻译成中文就是超高速集成电路硬件描述语言。
因此它的应用主要是应用在数字电路的设计中。
其是一种行为描述语言, 其编程结构类似于计算机中的C 语言, 在描述复杂逻辑设计时, 非常简洁，具有很强的逻辑描述和仿真能力，是未来硬件设计语言的主流。
基于VHDL 语言的数字锁相环设计，不仅简化了硬件的开发和制作过程，而且使硬件体积大大减小，并提高了系统的可靠性。
该方法可以在不修改硬件电路的基础上，通过修改设计软件、更改移相范围就可满足不同用户的需要。
数字电子锁报告及VHDL源程序
一、系统功能概述数字密码锁实现：1、了不需要带钥匙，只要记住开锁密码即可开锁的功能。
2、在输入密码正确后，还可以修改密码。
3、在输入密码的过程中，不显示密码，只显示无规律的提示某位密码是否输入完毕，防止了密码的泄漏，大大加强了密码锁的保密性。
本演示系统实现了：1、输入密码正确后，正确小灯（led）亮，错误小灯（led1）不亮；2、正确修改密码后，正确小灯（led）不亮，错误小灯（led1）不亮；3、输入错误密码，正确小灯（led）不亮，错误小灯（led1）亮，并有1KHz闹铃声产生；4、按下reset后，密码归为初始密码。
开锁代码为8位二进制数，当输入代码的位数和位值与锁内给定的密码一致，且按规定程序开锁时，方可开锁，并点亮开锁指示灯D3。
否则系统进入“错误”状态，并发出报警信号。
开锁程序由设计者确定，并锁内给定的密码是可调的，且预置方便，保密性好。
串行数字锁的报警方式是点亮指示灯D6，并使喇叭鸣叫来报警，报警动作直到按下复位开关，报警才停止。
此时，数字锁自动进入等待下一次开锁的状态。
二、系统组成以及系统各部分的设计1、系统结构描述要求：系统（或顶层文件）结构描述，各个模块（或子程序）的功能描述；(1)源代码；library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity code isport( c lk: in std_logic;--电路工作时的时钟信号clk1:in std_logic;--闹铃产生需要的时钟信号k: in std_logic;--高电平表示输入1led: out std_logic;--输入正确时亮led1:out std_logic;--输入错误时亮reset: in std_logic;-- 按下时复位want: in std_logic;--是否修改密码alarm: out std_logic;--输出闹铃声show: out std_logic_vector(3 downto 0));--提示作用end;architecture a of code issignal temp: std_logic_vector(3 downto 0);--输入一位加1signal code: std_logic_vector(7 downto 0);--储存密码signal getcode: std_logic_vector(7 downto 0);--储存修改后的密码signal counter: std_logic_vector(3 downto 0);--计数signal allow: std_logic;--是否允许修改密码signal ring:std_logic;--是否接通闹铃beginprocess(clk)beginif ring='1' thenalarm<=clk1;--闹铃接通elsealarm<='0';--闹铃截至end if;if reset='1' then--按下reset后，密码归为初始密码getcode<="00000000";--初始密码counter<="0000";--内部计数code<="11001000";--密码led<='0';led1<='0';allow<='0';elsif clk'event and clk='1' then--输入clk脉冲，则接收1位密码getcode<=getcode(6 downto 0)&k;--将这1位密码并入getcode中的最后一位if counter="1000" then--输入为8位数码时比较if code=getcode thenled<='1';--正确灯亮led1<='0';ring<='0';allow<='1';--允许修改密码elsif allow='1' and want='1' then--如果允许输入且想输入code<=getcode;--输入新密码led<='0';led1<='0';elseallow<='0';led<='0';led1<='1';--错误灯亮ring<='1';--闹铃响end if;counter<="0000";--重新计数elsecounter<=counter+1; --累加temp<=temp+1;--为防止泄露密码，特别设置end if;end if;show <= temp;end process;end;2、系统以及各个模块的仿真波形（1）错误输入密码时的仿真波形（2）输入正确密码时的仿真波形3、下载时选择的开发系统模式以及管脚定义表1 GW48-CK开发系统工作模式：5我设计的数字密码锁简单、实用，基本满足课程设计的要求，并且在单个模块运行状态下，可以实现所有的要求。
用于高速接口芯片的锁相环的设计与实现的开题报告
用于高速接口芯片的锁相环的设计与实现的开题报告一、选题背景随着数字电路的数字化和高速化，为了满足芯片高速传输的需求，高速接口芯片的设计需要使用到一种普遍的技术——锁相环（PLL）技术。
锁相环是一种负反馈控制系统，它可以通过反馈机制使输入信号和输出信号的相位、频率和时钟信号保持同步。
因此，锁相环在芯片高精度时钟恢复、多相时钟生成、频率合成、数字时钟配型等方面应用广泛。
锁相环技术已成为数字集成电路系统和微电子系统中的重要组成部分。
二、研究目的本文将基于锁相环技术，围绕高速接口芯片的设计与实现开展研究，旨在实现以下目标：1. 掌握锁相环的基本原理和基本结构，深入理解其作用和优缺点。
2. 研究高速接口芯片的设计和实现，探究其在数字芯片中的重要作用。
3. 了解常见的锁相环设计方法，以及不同方法之间的优缺点和适用范围。
4.设计一种适用于高速接口芯片的新型锁相环，并对其功能和性能进行验证。
三、研究内容本文的具体研究内容包括以下几个方面：1. 锁相环的基本原理和基本结构的介绍。
包括锁相环的基本功能、反馈原理、基本结构和基本参数等方面。
2. 高速接口芯片的设计和实现。
主要包括高速接口芯片的系统整体架构、模块划分和模块设计等方面。
3. 常见的锁相环设计方法的介绍。
包括传统的PLL设计方法、DPLL 设计方法、CP-PLL设计方法等方面。
4. 适用于高速接口芯片的新型锁相环的设计。
根据高速接口芯片的特点和需求，设计一种符合实际应用的锁相环电路。
5. 锁相环的实现和性能验证。
通过实验，验证设计的锁相环电路的性能和优点。
四、研究方法本文采用以下研究方法：1. 理论研究法。
通过查阅相关文献，掌握锁相环的基本原理和基本结构以及高速接口芯片的设计原理和实现方法。
2. 实验研究法。
通过实验验证设计的锁相环电路的性能和优点。
3. 综合研究法。
通过对比不同的锁相环设计方法，结合其在实际芯片设计中的应用，选取适用于高速接口芯片的最优设计方案。
基于VHDL语言的数字锁相环的设计与实现
基于VHDL语言的数字锁相环的设计与实现
严冬
【期刊名称】《中国科技论文》
【年(卷),期】2007(002)006
【摘要】为了改善数字通信系统的同步性能,保证系统工作稳定、可靠,本文对锁相环电路进行了研究,利用VHDL语言进行同步单元的全数字电路设计,并利用积分电路代替微分电路减小干扰,同时为了协调锁相环相位调节速度与抗干扰能力的矛盾,设计自动调节模块,使锁相环在具有很好的抗干扰能力的前提下,做到迅速地调节相位达到锁定状态;通过MAX+plusⅡ进行仿真,给出计算机仿真结果,验证设计的正确性.
【总页数】10页(P434-443)
【作者】严冬
【作者单位】天津滨海快速交通发展有限公司,天津,300457
【正文语种】中文
【中图分类】TP393.04
【相关文献】
1.基于VHDL语言的数字锁相环的设计与实现 [J], 董介春;李万玉
2.基于VHDL语言的数字钟层次化设计与实现 [J], 胡宏梅
3.一种基于VHDL语言数字频率计的设计与实现 [J], 谢煜;黄为
4.一种基于VHDL语言的全数字锁相环的实现 [J], 范寒柏;陶杰;王欣
5.基于MATLAB的全数字锁相环的设计与实现 [J], 侯永飞;倪永婧;王全喜
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开题报告
专业：电子信息工程
全数字锁相环的VHDL设计
一、综述本课题国内外研究动态，说明选题的依据和意义
锁相技术是一种实现相位自动控制的方法，是专门研究相位的技术。
利用锁相技术得到的锁相环PLL是一个闭环的相位自动控制系统，它的输出信号能够自动跟踪输入信号的相位变化，也可以将之称为一个相位自动跟踪系统，它能够自动跟踪两个信号的相位差，并且靠反馈控制达到自动调节输出信号相位的目的。
锁相环的研究一直是学术界的一个研究重点，由于条件所限，国内对于锁相环的研究主要停留在理论方面，高性能锁相环的产品基本基本依赖进口。
而在国外，锁相环技术则在不断发展，从最初采用分离器件到采用集成电路，从采用双极工艺到使用CMOS 工艺，从需要挂电阻和电容到锁相环完全集成在一块芯片上，并且作为嵌入式IP核应用在大的数字系统中。
随着ASIC芯片电源电压下降，使得电源电压与核心薄氧化器件的阈值电压相比裕量有限从而使模拟电路设计，尤其是低噪声低电压锁相环的设计变得非常困难。
因而，当前锁相环的设计关键集中在高速、低电压、低噪声方面。
目前国外的锁相环产品大多采用3.3V电源电压的CMOS工艺，工作频率可从100MHz一直达到2.4GHz，输出噪声（周期到周期）在几十皮秒左右。
VHDL语言的英文全写是：VHSIC（Very High Speed Integrated Circuit）Hardware Description Language.翻译成中文就是超高速集成电路硬件描述语言。
因此它的应用主要是应用在数字电路的设计中。
其是一种行为描述语言, 其编程结构类似于计算机中的C 语言, 在描述复杂逻辑设计时, 非常简洁，具有很强的逻辑描述和仿真能力，是未来硬件设计语言的主流。
基于VHDL 语言的数字锁相环设计，不仅简化了硬件的开发和制作过程，而且使硬件体积大大减小，并提高了系统的可靠性。
该方法可以在不修改硬件电路的基础上，通过修改设计软件、更改移相范围就可满足不同用户的需要。
因为VHDL 语言的功能强大，优点突出，因此VHDL 语言自从被定为IEEE 标准后，在各EDA 系统中迅速出现，成为十分流行的硬件描述工具。
二、研究的基本内容，拟解决的主要问题：
基本内容：1、理解数字锁相环的工作原理和主要性能指标。
2、掌握数字电子技术和EDA设计方法（包括CPLD芯片结构、VHDL编程等）。
3、完成数字锁相环各模块的VHDL设计，并用软件进行仿真测试。
设计难点（主要问题）：
（1）对数字锁相环的工作原理和主要性能指标的自学到深入理解，只对模拟锁相环有一定了解，对数字锁相环的了解不够，需深入学习。
（2）CPLD芯片结构、VHDL编程的学习，因为没接触过，所以需要从头开始学，需要花大量的时间和精力。
（3）由于所设计的需完成软件仿真，所以还需要对仿真软件MAX+plus II进行学习。
三、研究步骤、方法及措施：
全数字锁相环结构框图如图1 所示, 主要由数字鉴相器、数字环路滤波器和数控振荡器3部分组成。
图1
（1）鉴相器的设计，通常采用边沿控制型鉴相器、异或门鉴相器、同或门鉴相器或JK 触发器组成的鉴相器等，设计中采用异或门鉴相器。
异或门鉴相器用于比较输入信号和输出信号之间的相位差，并输出误差信号，将其作为计数的方向信号输入给下一级。
（2）数字环路滤波器，数字环路滤波器是由变模可逆计数器构成的。
变模可逆计数器的设计由VHDL 完成。
（3）数控振荡器的设计，数控振荡器由加/ 减脉冲控制器、除N 计数器及除H计数器组成的。
该电路也可用D 触发器、JK 触发器和与门、或门等电路组成进行设计。
（4）结合仿真软件进行整合调试。
四、参考文献
[1]张肃文.高频电子线路[M].北京:高等教育出版社,2000.
[2]董介春.李万玉，基于VHDL 语言的数字锁相环的设计与实现[J ].青岛大学学报，
2004，19(2):84-88.
[3]侯伯亨.VHDL硬件描述语言与数字逻辑电路设计[M].西电出版社，2002.
[4]倪虹霞，杨信昌.基于VHDL 的全数字锁相环的设计[J].长春工程学院学报(自然科
学版) 2005,6(3):53-56.
[5]胡华春.数字锁相环路原理与应用[M].上海科技出版社,1990.
[6](美)贝斯特.锁相环[M].清华大学出版社，2007.
[7]王道宪.VHDL电路设计技术[M].北京：国防工业出版社，2004.
五、研究工作进度：
(1)了解频率发生器的常规设计方法，理解数字锁相环的工作原理和主要指标，确定设计方案，上交《文献综述》、《开题报告》等资料。
（11月15日-12月15日)
(2)掌握数字电子技术和EDA设计方法（包括CPLD结构、VHDL编程等）。
（12月16日-3月10日）
(3)完成数字锁相环各模块的VHDL设计,并用软件进行仿真测试。
（3月11日-5月14日）
(4)整理和打印论文。
（5月15日-5月31日）。