功率集成电路版图设计参考文档
第14章集成电路版图设计资料
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MOS dummy
• 在MOS两侧增加dummy poly。
• 添加dummy管，可以提 供更好的环境一致性。
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RES dummy
• 类似于MOS dummy方法增加dummy，有时会在四 周都加上。
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CAP dummy
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• 第二张mask定义为active mask。 有源区用来定义管子的栅以及允许注入的p型或者n型扩散的源漏区。
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• 第三张mask为poly mask： 包含了多晶硅栅以及需要腐蚀成的形状。
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• 第四张mask定义为n＋mask， 用来定义需要注入n＋的区域。
• 不同的工艺线和工艺流程，电学参数有所不同。
• 描述内容：晶体管模型参数、各层薄层电阻、层与层间的 电容等。
• 几何设计规则是图形编辑的依据，电学设计规则是分析计 算的依据。
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• 完成一个反相器的版图设计
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Interconnect
• 关键走线与左右或上下走线的屏蔽采用相同层或 中间层连接VSS来处理。
• 也可增大两者间的间距来减少耦合。
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Guard Ring的设计
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深阱guard ring
本科生课-集成电路版图设计-实验报告
西安邮电大学集成电路版图设计实验报告学号：XXX姓名：XX班级：微电子XX日期：20XX目录实验一、反相器电路的版图验证1)反相器电路2)反相器电路前仿真3)反相器电路版图说明4)反相器电路版图DRC验证5)反相器电路版图LVS验证6)反相器电路版图提取寄生参数7)反相器电路版图后仿真8)小结实验二、电阻负载共源放大器版图验证9)电阻负载共源放大器电路10)电阻负载共源放大器电路前仿真11)电阻负载共源放大器电路版图说明12)电阻负载共源放大器电路版图DRC验证13)电阻负载共源放大器电路版图LVS验证14)电阻负载共源放大器电路版图提取寄生参数15)电阻负载共源放大器电路版图后仿真16)小结实验一、反相器电路的版图验证1、反相器电路反相器电路由一个PMOS、NPOS管，输入输出端、地、电源端和SUB 端构成，其中VDD接PMOS管源端和衬底，地接NMOS管的漏端，输入端接两MOS管栅极，输出端接两MOS管漏端，SUB端单独引出，搭建好的反相器电路如图1所示。
图1 反相器原理图2、反相器电路前仿真通过工具栏的Design-Create Cellview-From Cellview将反相器电路转化为symbol，和schemetic保存在相同的cell中。
然后重新创建一个cell，插入之前创建好的反相器symbol，插入电感、电容、信号源、地等搭建一个前仿真电路，此处最好在输入输出网络上打上text，以便显示波形时方便观察，如图2所示。
图2 前仿真电路图反相器的输入端设置为方波信号，设置合适的高低电平、脉冲周期、上升时间、下降时间，将频率设置为参数变量F，选择瞬态分析，设置变量值为100KHZ，仿真时间为20u，然后进行仿真，如果仿真结果很密集而不清晰可以右键框选图形放大，如图3所示。
图3 前仿真结果3、反相器电路版图说明打开之前搭建好的反相器电路，通过Tools-Design Synthesis-Laout XL新建一个同cell目录下的Laout文件，在原理图上选中两个MOS管后在Laout中选择Create-Pick From Schematic从原理图中调入两个器件的版图模型。
集成电路版图设计(适合微电子专业)
①了解工艺现状，确定工艺路线
确定选用标准pn结隔离或对通隔离工艺或等平面 隔离工艺。由此确定工艺路线及光刻掩膜版的块数。 由制版和光刻工艺水平确定最小接触孔的尺寸和 光刻套刻精度。光刻工艺的分辨率，即能刻蚀图形的 最小宽度，受到掩膜分辨率、光刻胶分辨率、胶膜厚 度、横向腐蚀等多因素的限制。套刻精度与光刻机的 精度和操作人员的熟练程度关系密切。
功能设计 设 计 逻辑设计 电路设计 功能图 逻辑图 电路图 符号式版图 , 版图
图
版图设计
12
举例：
功能描述 x=a’b+ab’ 的逻辑图
13
CMOS与非门的电路图
14
场SiO2
栅SiO2 栅SiO2
CMOS反相器的掩膜版图
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版图设计就是按照线路的要求和一定 的工艺参数，设计出元件的图形并进行排 列互连，以设计出一套供IC制造工艺中使 用的光刻掩膜版的图形，称为版图或工艺 复合图。 版图设计是制造IC的基本条件，版图 设计是否合理对成品率、电路性能、可靠 性影响很大，版图设计错了，就一个电路 也做不出来。若设计不合理，则电路性能 和成品率将受到很大影响。版图设计必须 与线路设计、工艺设计、工艺水平适应。 版图设计者必须熟悉工艺条件、器件物理、 电路原理以及测试方法。 16
23
要了解采用的管壳和压焊工艺。封 装形式可分为金属圆筒塑(TO-5型)、扁 平封装型和双列直插型(DIP)等多种，管 芯压点分布必须和管壳外引脚排列相吻 合。当采用热压焊时，压焊点的面积只 需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝 球焊需125μm ×125μm，金丝球焊牢固 程度高，金丝在靠近硅片压点处是垂直 的，可压到芯片纵深处(但必须使用温度 SiO2纯化层)，使用起来很灵活。
集成电路版图设计
02 集成电路版图设计基础
CHAPTER
电路设计基础
01
模拟电路设计
02
运算放大器
03
比较器
04
触发器
电路设计基础
01
数字电路设计
02
组合逻辑电路
时序逻辑电路
03
04
可编程逻辑电 路
版图设计基础
版图编辑软件 ICEDrawer
版图设计基础
01
Laker
02
P甩 Pro
版图设计规则
03
版图设计基础
管的形状和尺寸等。
案例二：低功耗模拟电路版图设计
总结词
通过优化模拟电路的版图设计，实现低功耗的目的， 以满足便携式电子设备和物联网等领域的需求。
详细描述
低功耗模拟电路版图设计需要考虑模拟电路的性能和 功耗等方面，同时还需要考虑噪声和失真等方面的因 素。为了实现低功耗的设计，需要采用优化的版图设 计方法，如使用低阻抗的走线、优化晶体管的形状和 尺寸等。
3
antenna effect simulation
物理验证基础 01
P/R/O/L/C分析
热学参数分析（T）
03
02
电学参数分析（P/R/O）
电磁兼容性分析（EMC）
04
03 集成电路版图设计技术
CHAPTER
逻辑电路版图设计
逻辑电路
逻辑电路是实现逻辑运算和逻辑控制的电路，分为组合逻 辑电路和时序逻辑电路。在版图设计中，需要考虑到电路 的复杂性、功耗、速度等因素。
提高芯片的可测试性。
可制造性版图设计实践
符合制造规范
遵循制造规范和流程，确保版图设计具有良好的可制 造性。
集成电路版图设计9——
共用电源节点以节省面积； 确定源极连接和漏极连接所需接触孔的最小数目；
（栅长乘以栅宽，称为栅区），因为不能改变栅长 和栅宽，所以无法改变寄生电容。
但可以在不改变栅区大小的情况下减少寄生电阻—
—把晶体管分裂成小的晶体管，并将其并联，每个 晶体管的相同端必须被连接在一起，这样有效栅宽 没有改变，但寄生电阻减小了。
L
W
Ⅰ
Ⅱ
Ⅲ
Ⅳ S G
D
源漏区共用
Ⅰ A B A Ⅱ B A Ⅲ B A Ⅳ B
KP KN
KN
n W
tox
W K L L
工艺设计规则
用特定工艺制造电路的物理掩膜版图都必须遵循一
系列几何图形排列的故则，这些规则称为版图设计 规则。
通过适度的图形排列可以得到较高的成品率，通过
将芯片上不同的器件进行高密度放置能得到更高的 面积利用率，但这两者常常是相互矛盾的。
接触和通孔：用于确定绝缘层上的切口（cut）。绝缘层用 于分隔导体层，并且允许上下层通过切口或“接触”孔进行 连接，像金属通孔或接触孔就是这类例子。在钝化层上为绑 定pad开孔则是接触层的另一种情况。
分层和连接（2）
注入层：这些层并不明确地规定一个新的分
层或者接触，而是去定制或改变已经存在的 导体层的性质。 绘图层：制版工艺所要求的最小数目的层 掩模层：生成光学掩膜 隔离层：隐含于掩模层之中 绘制的图形的方式——“多边形”（polygon） 和“线形”（path）
接口到该设计的各部分之间的电源电阻（电源线
的宽度、电源线网格）； 与其他设计的接口（单元排列、与其他单元进行 无缝接合的单元设计）； 阱接触孔和衬底接触孔通常都是连接到电源上的。
电路版图设计与规则(参考模板)
第三章集成电路版图设计每一个电路都可以做的很完美,对应的版图也可以画的很艺术，需要的是耐心和细心，当然这需要知识，至少我这么认为。
3.1认识设计规则（design rule）什么是设计规则？根据实际工艺水平(包括光刻精度、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。
芯片上每个器件以及互连线都占有有限的面积。
它们的几何图形形状由电路设计者来确定。
（从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规则，这些规则被称为设计规则）制定设计规则的目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。
设计规则中的主要内容：Design Rule通常包括相同层和不同层之间的下列规定：最小线宽 Minimum Width最小间距 Minimum Spacing最小延伸 Minimum Extension最小包围 Minimum Enclosure 最小覆盖 Minimum Overlay集成电路版图设计规则通常由集成电路生产线给出，版图设计者必须严格遵守！！！3.2模拟集成电路版图设计中遵从的法则3.2.1电容的匹配对于IC layout工程师来说正确地构造电容能够达到其它任何集成元件所不能达到的匹配程度。
下面是一些IC版图设计中电容匹配的重要规则。
1）遵循三个匹配原则：它们应该具有相同方向、相同的电容类型以及尽可能的靠近。
这些规则能够有效的减少工艺误差以确保模拟器件的功能。
2）使用单位电容来构造需要匹配的电容，所有需要匹配的电容都应该使用这些单位电容来组成，并且这些电容应该被并联，而不是串联。
3）使用正方块电容，并且四个角最好能够切成45度角。
周长变化是导致不匹配的最主要的随机因素，周长和面积的比值越小，就越容易达到高精度的匹配。
集成电路版图设计报告
北京工业大学集成电路板图设计报告姓名：张靖维学号：12023224 2015年6 月1日目录目录 (1)1 绪论 (2)1.1 介绍 (2)1.1.1 集成电路的发展现状 (2)1.1.2 集成电路设计流程及数字集成电路设计流程 (2)1.1.3 CAD发展现状 (3)2 电路设计 (4)2.1 运算放大器电路 (4)2.1.1 工作原理 (4)2.1.2 电路设计 (4)2.2 D触发器电路 (12)2.2.1 反相器 (12)2.2.2 传输门 (12)2.2.3 与非门 (13)2.2.4 D触发器 (14)3 版图设计 (15)3.1 运算放大器 (15)3.1.1 运算放大器版图设计 (15)3.2 D触发器 (16)3.2.1 反相器 (16)3.2.2 传输门 (17)3.2.3 与非门 (17)3.2.4 D触发器 (18)4 总结与体会 (19)1 绪论随着晶体管的出现，集成电路随之产生，并极大地降低了电路的尺寸和成本。
而由于追求集成度的提高，渐渐设计者不得不利用CAD工具设计集成电路的版图，这样大大提高了工作效率。
在此单元中，我将介绍集成电路及CAD发展现状，本次课设所用EDA工具的简介以及集成电路设计流程等相关内容。
1.1 介绍1.1.1集成电路的发展现状2014年，在国家一系列政策密集出台的环境下，在国内市场强劲需求的推动下，我国集成电路产业整体保持平稳较快增长，开始迎来发展的加速期。
随着产业投入加大、技术突破与规模积累，在可以预见的未来，集成电路产业将成为支撑自主可控信息产业的核心力量，成为推动两化深度融合的重要基础。
、1.1.2集成电路设计流程及数字集成电路设计流程集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。
芯片硬件设计包括：功能设计阶段，设计描述和行为级验证，逻辑综合，门级验证（Gate-Level Netlist Verification），布局和布线。
《集成电路版图设计》(第二章)PPT课件
方式二：选择Attach
基于Cadence系统的 全定制版图设计基础
基于Cadence系统的 全定制版图设计基础
三、显示文件准备
LSW窗口：
✓ nwell是N 阱，PMOS管做在N阱中； ✓ ndiff是N型扩散区，也叫N型有源区（active），用来做NMOS管； ✓ pdiff是P型扩散区，也叫P型有源区，用来做PMOS管； ✓ nimp是N型扩散区注入层； ✓ pimp是P型扩散区注入层； ✓ poly是多晶层，主要用来做管子的栅极； ✓ cont是接触孔contact； ✓ metal1是一铝层； ✓ via1是一铝层和二铝层之间的连接孔，称为通孔； ✓ metal2是二铝层； ✓ pad是压焊点所在的层； ✓ 其它还包括一些特殊器件上的标识层等等
3、单元的宽长比设 置原则——最常见 宽长比的设置
逻辑图中每一 个管子宽长比 的设置
基于Cadence系统的 全定制版图设计基础
3、单元的宽长 比设置原则— —最常见宽长 比的设置（续）
单元符号的建立和 Label的设置
基于Cadence系统的 全定制版图设计基础
3、单元的宽长比 设置原则——其它 宽长比的设置
基于Cadence系统的 全定制版图设计基础
第一部分、D508项目逻辑图的准备
一、逻辑图输入工具启动
二、一个传输门逻辑图及符 号的输入流程
三、D508项目单元逻辑图的准备 四、D508项目总体逻辑图的准备
第二部分、D508项目版图输入准备
一、设计规则准备 二、工艺文件准备 三、显示文件准备
第三部分、版图设计步骤及操作
三、显示文件准备（续）
基于Cadence系统的 全定制版图设计基础
Display Resource Editor 窗口：
集成电路版图设计报告
北京工业大学集成电路板图设计报告姓名：张靖维学号:1２02３2２4 201５年6月1日目录目录 ................................................................................................................... 错误!未定义书签。
１绪论ﻩ错误!未定义书签。
1.１介绍ﻩ错误!未定义书签。
1.1.1 集成电路的发展现状ﻩ错误!未定义书签。
1.1.2集成电路设计流程及数字集成电路设计流程ﻩ错误!未定义书签。
1.1.3ＣAＤ发展现状ﻩ错误!未定义书签。
２电路设计ﻩ错误!未定义书签。
2.1 运算放大器电路ﻩ错误!未定义书签。
2.1．１工作原理 (4)2．1．2电路设计.......................................................................... 错误!未定义书签。
2.2 D触发器电路 ..................................................................................... 错误!未定义书签。
２．2．１反相器ﻩ错误!未定义书签。
2.2.2 传输门...................................................................................... 错误!未定义书签。
2.2．3 与非门ﻩ错误!未定义书签。
2.2.４D触发器 (14)3 版图设计 ....................................................................................................... 错误!未定义书签。
3.1运算放大器ﻩ错误!未定义书签。
集成电路版图设计-59页PPT资料
3.5 dracula验证流程
• 使用Dracula 和Diva 的第一步是编写与自己的工艺一致 的命令文件，包括DRC、 ERC、 LVS、 LPE 文件。
3.6 dracula验证流程
3.7 dracula验证流程
3.8 参考及帮助
• 与版图验证有关的在线文档主要有以下 几个。InQuery 是用来显示验证结果的：
版图设计师的工作是将所设计的电路转换为图形描述格 式，即设计工艺过程需要的各种各样的掩膜版，定义这 些掩膜版几何图形的过程即Layout；
层次化、模块化的布局方式可提高布局的效率；
1.1 人工版图设计必要性
• 需要人工设计版图的场合 1、数字电路版图单元库的建立 2、绝大部分的数模混合电路 3、其它自动布线不能满足要求的设计
1.14电源线
1.15 掩蔽技术
• 掩蔽技术可以防护来自于或者去向衬底的电容耦 合。可以减小两条金属线之间的cross-talk
第二部分 Cadence版图设计工具 Virtuoso Layout Editor 介绍
2.1 版图规划与步骤
• 版图设计通常包括：模块化分；模块布局 (Pin的位置 和方向)；器件的布局和连接；块之间连结；I/O的位置 和连接
• 显示对于版图设计也很重要因此一定要有自己 的显示文件display.drf
2.4启动
• 启动版图大师的指令有： • Icfb：Full IC design environment • LayoutPlus: layout editor+diva • Layout: layout editor • 通过上述方法启动版图大师后，就会出
2.24 Layout (Design) Rules (VI)
集成电路工艺和版图设计参考
0.5 m 、 0.35 m －设计规范（最小特征尺寸）
布线层数：金属（掺杂多晶硅）连线旳层数。
集成度：每个芯片上集成旳晶体管数
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文档仅供参考，如有不当之处，请联系改正。
IC工艺常用术语
净化级别：Class 1, Class 10, Class 10,000 每立方米空气中含灰尘旳个数 去离子水 氧化 扩散 注入 光刻 …………….
互补对称金属氧化物半导体－特点：低功耗
VDD
C
PMOS
Vi
Vo
I/O
NMOS
VDD I/O
VSS
VSS CMOS倒相器
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C
CMOS传播门
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文档仅供参考，如有不当之处，请联系改正。
VDD
S
D
P+
P+
N-Si
VG
Vo
D n+
S
VSS
n+
P-阱
CMOS倒相器截面图
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CMOS倒相器版图
双极IC 半导体IC MOSIC
NMOS IC PMOS IC CMOS IC
BiCMOS
12/9/2023
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文档仅供参考，如有不当之处，请联系改正。
MOS IC及工艺
MOSFET — Metal Oxide Semiconductor Field Effect Transistor
.
— 金属氧化物半导体场效应晶体管
Hinkle.
12/9/2023
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文档仅供参考，如有不当之处，请联系改正。
Here we are looking at the Incoming material disposition racks
集成电路版图基础.pdf
由一个NMOS，一个PMOS组成， 先画出两个正确尺寸的mos版图， 然后对mos的四端进行连线。
第二部分：版图设计基础
2.1.2 电阻
根据电路选择的电阻类型(ppolyf_s)、电阻的W/L值来画版图，相对应的电 阻类型应当由哪些层的图形组成，这个参照厂家提供的design rule。
1）集成电路掩膜版图设计是实现集成电路制造所必不 可少的设计环节，它不仅关系到集成电路的功能是 否正确，而且也会极大程度地影响集成电路的性能、 成本与功耗。
2）它需要设计者具有电路系统原理与工艺制造方面的 基本知识，设计出一套符合设计规则的“正确”版 图也许并不困难，但是设计出最大程度体现高性能、 低功耗、低成本、能实际可靠工作的芯片版图缺不 是一朝一夕能学会的本事。
第二部分：版图设计基础
4) 打开cell a--工作区和层次显示器
电路转换为选定工艺的版图，版图设计完成后，将版图的数据发 给foundry，foundry收到数据后按照数据制作掩膜版（mask）， mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分：了解版图
3. 版图的意义：
第四部分：版图的艺术（这个作为后期目标，暂作了解）
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分：了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程
1) 启动软件
使用Xmanager登陆linux服务器
功率集成电路版图设计参考文档
2020/4/7
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PIC版图例子
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发热器件设计
? 发热器件的设计还要考虑热对称性和热均匀性，尽量避 免在 芯片的某一点很小范围内，出现温度远远超过电路的极限工 作温度（ 175--200 ℃）的热斑。
? 实践表明，“热斑”是半导体功率器件可靠性的宿敌，因此 必须防止“热斑”的产生，而功率器件每个基本单元所承受 电流的不均匀是“热斑”产生的主要原因。
变化 X2对闩锁触发电压的影响
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功率集成电路中低压电路防闩锁结构研究
? X2与触发电压基本呈线性增加趋势，拉大横向寄生三极管基 区宽度，即减小了寄生管的电流增益，从而需要更大的触发电 压。
? 在无保护环情况下，低压CMOS结构抗闩锁方法：阱内P+注入 与阱边界距离满足DRC规则，而衬底中的N+与阱边界距离在 版图允许的范围内尽量大。
2020/4/7
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寄生参数
? 在PIC中，当高压信号线出现交叉时，通常会出现杂散的漏 电流。这种漏电流产生的原因是由于交叉引起信号线和衬底 之间的寄生电容。
? 当高频信号通过芯片时漏电流会变大，特别是高压金属线的 宽度大，寄生电容的数值较一般信号线寄生电容更大。如果 高压金属线存在比较大的电压摆动，这些寄生电容会大大降 低IC的工作频率。
功率集成电路中低压电路防闩锁结构研究
(1) X1可变， X2不变
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变化 X1对闩锁触发电压的影响
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功率集成电路中低压电路防闩锁结构研究
原因分析： ? 阱内的少子是在一个三维空间运动，其形成闩锁触发的路径主要有两个方向，
纵向和横向； ? 少子从纵向流出阱外的路径比横向的路径短，而且纵向的截面积比横向截酉积
集成电路版图设计报告
集成电路版图设计报告一．设计目的：1.通过本次实验，熟悉L-edit 软件的特点并掌握使用L-edit 软件的流程和设计方法；2.了解集成电路工艺的制作流程、简单集成器件的工艺步骤、集成器件区域的层次关系，与此同时进一步了解集成电路版图设计的λ准则以及各个图层的含义和设计规则；3.掌握数字电路的基本单元CMOS 的版图，并利用CMOS 的版图设计简单的门电路，然后对其进行基本的DRC 检查；4. 掌握C)B (A F +∙=的掩模板设计与绘制。
二．设计原理：1、版图设计的目标：版图 （layout ） 是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。
版图设计是创建工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置的过程。
其设计目标有以下三方面：① 满足电路功能、性能指标、质量要求；② 尽可能节省面积，以提高集成度，降低成本；③ 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。
2、版图设计的内容：①布局：安排各个晶体管、基本单元、复杂单元在芯片上的位置。
②布线：设计走线，实现管间、门间、单元间的互连。
③尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等。
④版图编辑（Layout Editor ）:规定各个工艺层上图形的形状、尺寸和位置。
⑤布局布线（Place and route ）：给出版图的整体规划和各图形间的连接。
⑥版图检查（Layout Check ）：设计规则检验（DRC,Design Rule Check）、电气规则检查（ERC,Electrical Rule Check）、版图与电路图一致性检验（LVS,Layout Versus Schematic ）。
三．设计规则（Design Rule ）：设计规则是设计人员与工艺人员之间的接口与“协议”，版图设计必须无条件的服从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。
功率集成电路版图设计
2020/6/26
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温度梯度版图布局
❖ 将所有功耗较大的功率元件放在芯片的一边，而将对热敏感 的器件和电路（例如差分对、带隙基准源和高精度电阻等） 放在芯片的另一边；
❖ 唯一不同的是过温检测器件紧挨着功耗较大的功率元件，以 便更好的检测芯片的结温并采取措施；
❖ 在匹配过程中，应当将匹配的晶体管放在离开热源距离相等 的地方，或者放在平衡热梯度的方向上；
功率集成电路中低压电路防闩锁结构研究
(1) X1可变，X2不变
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变化X1对闩锁触发电压的影响
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功率集成电路中低压电路防闩锁结构研究
原因分析： • 阱内的少子是在一个三维空间运动，其形成闩锁触发的路径主要有两个方向，
纵向和横向； • 少子从纵向流出阱外的路径比横向的路径短，而且纵向的截面积比横向截酉积
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保护环对低压电路闩锁触发的影响
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带多子保护环的低压CMOS结构
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❖ 只在阱内加N+环并接电源。当电极1上的脉冲电压达到200V时，电源
上基本没有电流。阱内的多子环减小了阱内寄生管的基区电阻，从而
提高了触发电压，由于阱的空间比整个衬底小，所以在阱内加多子环
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噪声
噪声的来源： ❖ 金属线干扰 ❖ 衬底噪声 ❖ 器件本身噪声
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金属线干扰抑制
❖ 在设计数字和模拟电路的接口时，应避免从高压线或传 输线注入噪声。对于PIC而言，很多高压线流过的电压 高达上千伏以上，需格外关注；
❖ 在设计信号线的走线时，在信号线两边铺设同层金属的 接地屏蔽线，以做到屏蔽噪声干扰的效果。
(完整版)1-1集成电路版图设计概述
二、按集成度分类
集成度：每块集成电路芯片中包含的元器件数目
类别
数字集成电路
模拟集成电路
MOS IC
双极IC
SSI
<102
<100
<30
MSI
102103
100500
30100
LSI
103105
5002000
100300
VLSI
105107
>2000
>300
ULSI
107109
GSI
❖ 专用集成电路 根据某种电子设备中特定的技术要求而专门设计的集成 电路简称ASIC，其特点是集成度较高功能较多，功耗较 小，封装形式多样。玩具狗芯片； 通信卫星芯片；计算 机工作站CPU中存储器与微处理器间的接口芯片
第一章 集成电路设计概述
1.3 无生产线集成电路设计技术 Fabless IC Design Technique
IDM与Fabless集成电路实现
• 集成电路发展的前三十年中，设计、制造和封装都 是集中在半导体生产厂家内进行的，称之为一体化 制造 (IDM，Integrated Device Manufacture)的集 成电路实现模式。
• 近十年以来，电路设计、工艺制造和封装开始分立 运行，这为发展无生产线（Fabless）集成电路设计 提供了条件，为微电子领域发展知识经济提供了条 件。
第一章 集成电路设计概述
1.1 集成电路（IC）的发展
芯片，现代社会的基石
内存条
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计算机
集成电路
Integrated Circuit ，缩写IC IC是通过一系列特定的加工工艺，将晶体管 、二极管等有源器件和电阻、电容、电感等无源 器件，按照一定的电路互连，“集成”在一块半 导体晶片（如硅或砷化镓）上，封装在一个外壳 内，执行特定电路或系统功能的一种器件。
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PIC版图例子
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发热器件设计
发热器件的设计还要考虑热对称性和热均匀性，尽量避 免在 芯片的某一点很小范围内，出现温度远远超过电路的极限工 作温度（175--200℃）的热斑。
实践表明，“热斑”是半导体功率器件可靠性的宿敌，因此 必须防止“热斑”的产生，而功率器件每个基本单元所承受 电流的不均匀是“热斑”产生的主要原因。
上基本没有电流。阱内的多子环减小了阱内寄生管的基区电阻，从而
提高了触发电压，由于阱的空间比整个衬底小，所以在阱内加多子环
以提高触发电压的效果会比衬底明显。
只在衬底加P+环。当电极1上的脉冲电压在200V时，监测到从电极2
到电极4有大电流通路。原因是衬底的空间相对于阱大得多，改变衬
底寄生电阻的阻值不明显。
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高低压电路之间防闩锁结构研究
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高低压电路之间防闩锁结构研究
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高低压电路之间防闩锁结构研究
(1) 少子保护环的抗闩锁研究
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高低压电路之间防闩锁结构研究
少子保护环接在不同电位下对抗闩锁的影响
电极1 上的电流模拟结果对比
件到隔离注入、器件到器件等之间间距）也是需要格外 关注的问题。
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隔离间距抑制
隔离间距和耐压、衬底浓度、注入浓度等工艺参数都有 着密切的联系。
采用TCAD软件来仿真这些数值，从而保证耐压前提下尽 可能减小隔离的距离。
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瞬态
在功率集成电路设计过程中，应充分考虑高压脉冲信号和长时 间加电这两种情况。
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闩锁触发时电流、电势曲线图
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功率集成电路中低压电路防闩锁结构研究
(2) X2可变，X1不变
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变化X2对闩锁触发电压的影响
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功率集成电路中低压电路防闩锁结构研究
X2与触发电压基本呈线性增加趋势，拉大横向寄生三极管基 区宽度，即减小了寄生管的电流增益，从而需要更大的触发电 压。
(1) X1可变，X2不变
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变化X1对闩锁触发电压的影响
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功率集成电路中低压电路防闩锁结构研究
原因分析： • 阱内的少子是在一个三维空间运动，其形成闩锁触发的路径主要有两个方向，
纵向和横向； • 少子从纵向流出阱外的路径比横向的路径短，而且纵向的截面积比横向截酉积
大，这样大部分少子就会从阱的底部流出阱外，所以增加横向路径，对整个 触发影响不大。 • 只有增加纵向路径，使纵向少子电流在流出阱外之前就复合，才能够使触发电 压增加。
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高低压电路之间防闩锁结构研究
高低压之间的多子保护环结构其实质是吸收从高压电路过 来的位移电流，从而避免低压CMOS结构的闩锁结构触发。
加入多子结构，也就是增加了多子环周围的浓度，这样寄 生电阻RS2的值就减小，从而使触发低压CMOS闩锁的衬 底位移电流增加。而且不难得知，多子环越靠近低压部分， 其保护的效果越好。
• 离低压部分近，会使闩锁结构中的 寄生电阻RS4、RS5增加，这样反而 更容易使衬底的横向寄生三极管开 启。
少子环接地在不同位置下电源端电流对比
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高低压电路之间防闩锁结构研究
少子保护环不同宽度对抗闩锁的影响
阱的宽度越大，可以吸收衬底 电流的面积越大，因此保护的 效果越好。
需要注意的是P+隔离区本身需要一定的宽度尺寸要求。
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PN结隔离版图示意
PAD
PAD
PAD
PAD
PAD
PAD
硅岛
硅岛 硅岛
硅岛 硅岛
P+隔离区 硅岛
硅岛
硅岛
硅岛 硅岛
PAD
PAD
PAD
PAD
PAD
PAD
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版图布局
版图布局主要决定一个硅岛内制作一个高压器件还是 多个功率器件，如果将多个功率器件制作在同一个硅 岛内，就必须考虑功率器件之间的相互影响以及这些 影响是否涉及电路性能等等。
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隔离尺寸
考虑隔离尺寸的安全距离，必须全面考察所有注入区之间的 安全距离，只有这样才能确保功率集成电路的版图不出现遗 漏，从而保证PIC电路正常工作。
如果器件工作电压提高，显然边界间距离必须拉大才能满足 击穿电压要求，不然就会产生功率器件高压端注入到隔离区 的提早击穿，影响甚至破坏电路的正常工作。
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温度梯度
在所有接触到的半导体器件和电路中，温漂效应都是或多或 少存在，如温度升高会引起Vbe的变化，破坏电流镜的平衡； VDMOS器件具有负温度系数，温度升高其电流减小。
在实际版图布局过程中，不同器件流过电流密度不同，温度 变化也不同。特别是大电流功率器件在工作状态时的结温是 最不稳定的且易变化，它不仅影响器件自己的特性，而且还 影响周围器件和电路的性能。
在无保护环情况下，低压CMOS结构抗闩锁方法：阱内P+注入 与阱边界距离满足DRC规则，而衬底中的N+与阱边界距离在 版图允许的范围内尽量大。
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保护环对低压电路闩锁触发的影响
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带多子保护环的低压CMOS结构
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只在阱内加N+环并接电源。当电极1上的脉冲电压达到200V时，电源
对于大电流，必须特别注意其通路的金属线布局，应当尽可能 降低连线电阻。
加宽大电流引线，大电流效应可以得到减弱，但不能完全消除。 引线太宽会存在一些问题，如导致大面积的铝金属引线反射面
积大，会给光刻带来误差；大面积的金属容易剥落，一般采用的 方法是在大面积金属上刻上一些开孔。
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衬底噪声
数字电路、高压电路引起的开关噪声会通过公共衬底耦合 到敏感的模拟电路，从而影响其性能。衬底耦合噪声已经成为 制约其性能的重要因素。这主要有两种物理过程会引起注入到 衬底的电流： 1. 开关节点会通过结电容或者互连线电容向衬底注入电流，即
电容耦合注入； 2. 当MOS 管的漏端电场大到一定程度后，就会引起撞击电离，
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噪声
噪声的来源： 金属线干扰 衬底噪声 器件本身噪声
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金属线干扰抑制
在设计数字和模拟电路的接口时，应避免从高压线或传 输线注入噪声。对于PIC而言，很多高压线流过的电压 高达上千伏以上，需格外关注；
在设计信号线的走线时，在信号线两边铺设同层金属的 接地屏蔽线，以做到屏蔽噪声干扰的效果。
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• 少子环接电源，可以很好阻挡从高 压处的衬底电流流向低压部分； • 少子环接地，由于环的电位较低， 从高压处来的衬底电流就有一部分 流向环里，即环吸收了一 部分衬底 电流。
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高低压电路之间防闩锁结构研究
少子保护环接在不同位置对抗闩锁的影响
• 衬底电流是从高压处引起的，靠近 高压相对可以更好的吸收衬底电流
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噪声抑制例子
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闩锁效应
对于高耐压（大于100V）的功率集成电路，就必须仔细考虑 其中的闩锁效应，并提出合理的抑制闩锁效应措施。
一般闩锁问题，可以通过改进工艺来解决，如采用外延工艺、 SOI工艺等，但是这也会大大增加生产成本。功率集成电路的 工艺一般较复杂和特殊，所以工艺改进实现难度较大，一般主 要从版图布局布线和保护结构上进行考虑。
阱内加多子环、衬底加多子。
2对低压电路闩锁触发的影响
少子环保护。从理论上讲阱内加多子环、衬底加少子环的结构， 其电源电流比只在阱内加多子环电源电流峰值下降了20％左右。 这种双环结构抗闩锁较为理想。但是在功率集成电路实际版图 中，尽量可以考虑用阱多子环，而少用衬底少子环保护结构， 是由于少子环接低压电源，所以不可避免的在环上也会有电流， 整个低压电源电流是一个电流的叠加损耗。
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各注入区到隔离区边界的隔离尺寸
N+浅注入
P+浅注入
间距 间距
N阱
间距 P+隔离区 间距
P阱
N+埋层
间距 间距
深磷注入
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自隔离版图
自隔离工艺是PN结隔离技术的一种特殊方式，它利用器 件注入区和衬底之间天然形成的PN结进行隔离。版图的 不同之处在于原先的P+隔离区被场氧化区（或者沟槽隔 离区）取代。
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功率集成电路中低压电路防闩锁结构研究
综合以上各种抗闩锁版图保护措施，得出的低压电路 部分的防闩锁最佳方案是： 在阱中加入多子保护环，同时保证衬底中低压N管与阱
内P管之间的距离。
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高低压电路之间防闩锁结构研究
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高低压电路之间防闩锁结构研究
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终端结构
当功率集成的最高耐压大于100伏时，就必须考虑增加终端 结构，从而防止局部电场集中和电场分布不均，减弱表面 电场，最终使击穿电压提高到所需的数值。对于不同结构 的功率器件，其终端结构也有差异。
具体见第二章。
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隔离间距
隔离技术是功率集成电路工艺中必须要考虑的关键之一。 当隔离方式确定之后，进行版图设计时，隔离间距（器