新型全数字锁相环的逻辑电路设计动态参数调节

描述的基波信号。这表明 EPLL 算法会自动跟踪输
入信号的基波分量。此外，x(t)的参数幅值、角频率、
相角变化是系统允许的，滤波器输出 y(t)能跟随这
些参数变化，并较快地收敛到新的稳定状态。EPLL
具有以下的优点：
（1）输出信号 y(t)与输入信号 x(t)保持一致，
且与输入信号的基波分量同步，y(t)与 x(t)之间没有
相对独立的逻辑电路，可以同时并行计算。
2 EPLL 的动态参数调节
2.1 EPLL 的参数特性 KA、KP、K i 是影响 EPLL 性能的 3 个参数。设
输入信号为频率 f0=50Hz，幅值 A=5V 的方波，并 计从施加信号到相位误差小于 1°的时间为测得的 锁相收敛时间。当 KA=32、KP=64、Ki=204 8 时， 系统收敛时间为 44 个周波。稳态时，幅值测量最 大相对误差为 1.7%，角频率测量最大相对误差为 6.1%。当 KA=128、KP=256、Ki=819 2 时，系统收 敛时间为 8 个周波。稳态时，幅值测量最大相对误 差为 6.3%，角频率测量最大相对误差为 57.6%。
电力系统同步控制对锁相性能的要求包括 2 个 方面：当输入信号的幅值、相位、频率发生改变时， 锁相系统能快速做出反应，并迅速收敛到新的稳定 状态，即要求锁相系统敏感，且有较快的收敛速度； 当输入信号的基波比较稳定，则锁相系统应能有效 滤除谐波和噪声的干扰，具有很好的稳定性。对 EPLL 参数特性的研究表明，单一的控制参数无法 同时满足锁相速度和锁相稳定性的要求。为此，本 文提出对控制参数进行动态调节的方法，以改善 EPLL 的锁相性能。
KEY WORDS: enhanced phase-lock loop (EPLL)；dynamic parameters；synchronization；digital logical circuits
摘要：设计出一种新型全数字锁相环 (enhanced phase-lock loop，EPLL)的逻辑电路。该电路基于轨迹跟踪原理实现与 交流基波成分的同步，其锁相速度快，精度高。同时，为兼 顾锁相速度和稳定性的设计要求，提出调节EPLL动态参数 的新方法，获得具有优化结构的全数字锁相逻辑电路。锁相 跟踪实验验证了该锁相环技术的性能，证实了其在提取和分 析谐波方面的有效性。
首先依据输入输出信号的差 e(t)判断输入信号 的基波突变和锁相基本稳定的状态。以 e(t)的周期 平均值 e 与设定阈值 e0 的比较结果为判定条件。当 e ＜e0 时，则判定锁相基本达到稳定，反之，则判 定输入信号的基波发生突变，锁相尚未达到稳定。 e0 的选取受系统敏感程度的影响很大，因此应根据 不同的应用要求进行选取。锁相基本稳定时的控制 参数为 KA0，KP0，Ki0。当锁相尚未稳定时，令 KA = µAKA0e / e0 ， Kf = µf KP0e / e0 ， Ki = µiKi0e / e0 。其 中 µA , µP , µi 为常数。所以，当系统处于锁相稳定状 态时，控制参数相对较小，系统抗干扰性能强，跟 踪过程较稳定；当系统处于锁相尚未稳定的状态 时，控制参数的取值相对较大，锁相跟踪速度快， 可快速收敛到新的稳定状态。
算，最终输出结果。EPLL 程序流程图如图 3 所示。
开始
结构参数及锁相 控制参数设置
由式(5)计算 e(t)，并送至行锁相 状态判断模块及动态参数调节模块
计算和输出 A(t)和 y(t)
AD 采样完成？ Y N
由式(7)和式(8)计算输出ω (t)， 并送至并行的确良可控震荡器模块
图 3 EPLL 程序的流程图
将 e(t)·cosφ(t)作为鉴相器的输出，经环路滤波器得 到角频率信号ω (t)。这里 KA = u1 ， Kp = u2u3 Aˆ ， Ki = u2 Aˆ ，其中 KA 是鉴相器的积分控制参数，KP 和 Ki 分别是环路滤波器的比例控制参数和积分控制参 数。可控振荡器通过对ω (t)积分实现，其输出相位φ (t) 反馈回鉴相器，从而构成整个系统。
相位误差。
（2）可实时测量输入信号 x(t)基波分量的幅
值、相位、角频率。
（3）对内部参数和外部噪声均具有鲁棒性。
（4）可以通过调整其内部控制参数控制收敛
速度、稳定状态等。
1.2 EPLL 的结构
根据式(1)~ (3)，按锁相环的一般结构整理出实 现 EPLL 的结构框图[12]，见图 1。
鉴相器
环路滤波器 可控振荡器
Fig. 3 Program flowchart of EPLL
数据采样环节采用 12 位串行 ADC 芯片，为满
足计算精度要求，在 FPGA 中将采样数据扩展到 16
位。设计中按照不同功能将 EPLL 划分为鉴相器和环
路滤波器模块、可控振荡器模块、参数控制模块、锁
相状态判断模块和分频信号发生模块。5 个模块作为
第 30 卷 第 13 期 2006 年 7 月
文章编号：1000-3673（2006）13-0081-04
电网技术 Power System Technology
中图分类号：TM715
文献标识码：A
Vol. 30 No. 13 Jul. 2006
学科代码：470·4054
新型全数字锁相环的逻辑电路设计
设系统输出信号为 y(t) = Aˆ sinφˆ 。用e(t)表示输
入信号和输出信号的差，即 e(t) = x(t) − y(t) 。定义
状态向量θ = (Aˆ,ωˆ,φˆ) ，状态向量中各个状态参数分
别代表输入信号的基波幅值、频率和相位测量值，
则EPLL锁相算法由如下微分方程[12]来描述：
&Aˆ = u1e(t)sinφˆ
x(t)
+ e(t)
-
×
Kp
+ + ω(t)
∫ φ(t)
90°
Ki·∫
×
cos
Ka·∫ A(t)
× y(t)
图 1 EPLL 结构框图 Fig. 1 Block diagram of EPLL
由图 1 可知，EPLL 对 e(t)·sinφ(t)积分后获得幅
值 A(t)及本地重构的锁相信号 y(t)=A(t)·cosφ(t)，并
徐健飞，庞 浩，王赞基，陈建业
（清华大学 电机工程与应用电子技术系，北京市 海淀区 100084）
A Logic Circuit Design of All Digital Phase-Locked Loop
XU Jian-fei，PANG Hao，WANG Zan-ji，CHEN Jian-ye
（Department of Electrical Engineering，Tsinghua University，Haidian District，Beijing 100084，China）
ABSTRACT: An all-digital enhanced phase-lock loop (EPLL) technology based on ADC and FPGA is designed, On the basis of principle of trajectory tracking EPLL realizes the synchronization with AC fundamental harmonic component, the phase-lock speed of EPLL is rapid and its accuracy is satisfactory. To meet the design requirement of phase-lock speed and stability simultaneously, a new method to adjust dynamic parameters of EPLL is put forward, thus an all-digital phase-lock logical circuit with optimized structure is obtained. The results of phase-lock tracking test verify the performance of EPLL, and the effectiveness of EPLL in harmonics extraction and analysis is confirmed.
实现的高性能数字锁相环成为当前锁相同步技术研 究的重点。该新型锁相技术充分利用信号波形本身 所包含的相位信息，提高了相速度和性能，同时基 于FPGA逻辑电路，实时性强，便于应用。近年来 Karimi和Ziarani提出了改进的数字锁相环(enhanced phase-lock loop，EPLL)方法[9-10]。仿真和实验表明， 该方法能跟踪被锁信号变化，有效滤除谐波和噪声 等干扰，并提供基波幅值、频率和瞬时相位的测量 结果，在测量精度上比传统的模拟锁相环法[11]更精 确。本文实现了该方法的逻辑电路模块化设计，并 通过研究控制参数对锁相性能的影响，提出一种动 态参数调节的新型控制方法。
(k
+ 1)
=
Kieˆ(k) cosφˆ(k Fs
+ 1)
+
ωˆi
(k)
(7)
φˆ(k +1) = ω&ˆ p (k +1) + ωˆi (k +1) + φˆ(k ) (8) Fs
1.3 EPLL 的实现 本文根据图 1 的数字锁相环结构框图，用硬件
描述语言(hardware description language，VHDL)描 述该系统，并在 FPGA 中实现。本文采用基于坐标 系 旋 转 的 数 字 式 计 算 方 法 [13](coordinate rotation digital computer，CORDIC)实现三角函数运算，其 状态机设计如图 2 所示。
1 EPLL 的原理与实现
1.1 EPLL 的原理
EPLL是基于非线性方程组构造的锁相算法。
设系统输入信号幅值为A1，相角为 φ1 ，含有2~N 次谐波和噪声，其表达式[12]为
N
x(t) = A1 sinφ1(t) + ∑ Ak sinφk (t) + n(t) k=2
式中：Ak表示第k次谐波幅值； φk (t) = ωkt + δk 表示 第 k 次 谐 波 相 角 ； n(t) 为 噪 声 ； 通 常 ω1 已 知 ， ωk = kω1 。
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பைடு நூலகம்
第 30 卷 第 13 期
电网技术
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实验和仿真研究表明，KA 主要影响 EPLL 对幅 值的跟踪特性，当 KA 增大时，输出幅值信号的波 动变大，稳定性变差。但幅值响应和跟踪速度加快。 Kp，Ki 主要影响 EPLL 对频率的跟踪特性，Kp 主要 影响对频率比例分量的跟踪，Ki 主要影响对频率积 分分量的跟踪，当 Kp，Ki 增大时，频率跟踪的稳定 性变差，但频率跟踪的速度加快。 2.2 动态参数调节方法
为实现数字化 EPLL 锁相方法，将式(1)~式(3)
改写为如下差分方程，式中 Fs 为采样频率。
eˆ(k) = x(k) − y(k)
(4)
Aˆ(k + 1)= KAeˆ(k )sinφˆ(k ) + Aˆ(k )
(5)
Fs
ω&ˆ p (k + 1) = K peˆ(k) cosφˆ(k)
(6)
ωˆi
关键词：全数字锁相环；动态参数调节；同步；数字逻辑电路
0 引言
数字锁相环在电力系统自动化、无线电电子学 及数字通信等领域应用广泛。传统的依据过零检测 实现的全数字锁相环[1-4]锁相速度慢，且过零点的扰 动会直接影响锁相精度。另外，其多采用微处理器 和数字信号处理器(digital signal processing，DSP)实 现[5-8]，较大程度地依赖于处理器性能，相位精度受 中断响应和指令执行时间影响，因此传统的全数字 锁相环无法应用于触发脉冲等实时控制场合。基于 模数转换电路(analog to digital convert，ADC)和现场 可编程门阵列(field programmable gate array，FPGA)
(1)
ω&ˆ = u2e(t) cosφˆ
(2)
φ&ˆ = ωˆ + u3ω&ˆ
(3)
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徐健飞等：新型全数字锁相环的逻辑电路设计
Vol. 30 No. 13
适当地选择参数 u1~u3，该动态系统将具有唯 一稳定的周期轨迹，即系统输出信号 y(t)逼近 x(t)
X-寄存器
Y-寄存器
Z-寄存器 i
移位
移位
表θ i
i 加减法
加减法
加减法 ±
±
图 2 CORDIC 算法状态机图
Fig. 2 State machine of the CORDIC arithmetic
为实现 EPLL 整体算法，本文采用状态机控制方 式分步计算，使逻辑资源充分优化。每次采样数据完
成，依照状态变量，按照相应的迭代运算步骤进行运