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Candence学习笔记7--第7讲 Cadence原理图中总线的使用方法
第7讲Cadence原理图中总线的使用方法目录1、放置总线 (2)2、放置任意转角的总线 (2)4、把信号连接到总线 (2)5、重复放置与总线连接的信号线 (3)6、总线使用中的注意事项 (4)7、在不同页面之间建立电气连接 (5)8、总结： (6)第7讲总线的使用方法1、放置总线Place--Bus或者快捷键B2、放置任意转角的总线任意走线，走线之前按住shift3、总线命名规则Alias命名规则：baseName[0:N]总线是N+1位，baseName不能以数字结尾；然后将Net Alias放置到总线上。
4、把信号连接到总线信号线通过bus entry和总线相连。
5、重复放置与总线连接的信号线快捷操作：放置1根bus entry线之后，按住F4，可以一直放置bus entry线。
然后将芯片管脚与bus entry相连，在导线上放置net alias快捷操作：重复命名，可以按住ctrl+左键拖动上一根已经命名好的线，这样就能重复命名导线了。
或者按住F4，也能重复上一次动作。
6、总线使用中的注意事项1、总线和信号线之间，它们之间的连接，只能通过net alias这种方式，网络名称的方式连接。
总线名称和信号线名称之间：这两个圈圈处的名字，必须一致。
2、信号线与总线之间，用bus entry的这种方式，连接。
如果Wire与总线直接相连，wire与总线之间实际是没有电气连接的。
总线与总线之间连接，会构成实际的电气连接。
如果两个总线交叉相连，那么系统默认两根线之间是没有电气连接的。
在交叉点处，放置一个junction，两个总线之间就有实际的连接了。
7、在不同页面之间建立电气连接在一个页面中放置Off-page connector，然后在另外一个页面中放置同样名称的off-page Connector。
只要两个页面的off-page connector的名称一样，那么这两个点就已经有电气连接了。
8、总结：理解Cadence软件是使用网络名称建立电气连接的。
Cadence自学笔记笔记
Cadence SPB15.7 快速入门视频教程目录Capture CIS 原理图及元件库部分第1-15讲第1讲课程介绍，学习方法，了解CADENCE软件Cadence下几个程序说明Design Entry CIS 系统级原理图设计Design Entry HDL 芯片设计Layout plus orcad 自带的pcb板布局布线工具，功能不是很强大，不推荐使用Pcb Editor Pcb librarian Cadence带的PCB布局布线封装设计PCB Router pcb自动布线Pcb SI SigXplorer Pcb电路板信号完整性仿真OrCAD Capture CIS 对元件管理更方便相对于OrCAD CaptureI 放大O 缩小页面属性设置options Design Templateoptions Schematic Page Properties第2讲创建工程，创建元件库原理图元件库，某元件分成几个部分，各部分间浏览ctrl+N ctrl+B元件创建完后修改footprint封装，options Package Properties第3讲分裂元件的制作方法1、homogeneous 和heterogeneous 区别homogeneous,芯片包含几个完全相同的部分选择该模式，画好第一个part后，后面的part会自动生成，因为完全一样。
但是引脚编号留空了，要自己再设置引脚编号。
heterogeneous芯片包含几个功能部分，可按照功能部分分成几个部分。
ctrl+N ctrl+B切换分裂元件的各个部分原理图画完之后，要对各元件自动编号，在项目管理窗口选择项目，点击tools annotate,在Action下面选择相应的动作。
2、创建homogeneous类型元件3、创建heterogeneous类型元件第4讲正确使用heterogeneous类型的元件1、可能出现的错误Cannot perform annotation of heterogeneous part J?A(Value RCA_Octal_stack ) part has not been uniquely group(using a common User Property with differing Values) or the device designation has not been chosen2、出现错误的原因分裂元件分成几个part,并且用了多片这样的分裂元件。
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CADENCE学习笔记7布线Grid设置统一设置为5mil7.1手工布线Route-Connect7.2BGA扇出1Route-PCB router–fanout by pick，find选择component，单击bga元件即可；右键-setup，设置扇出方式注意布线宽度采用的是约束管理器-physical中的设置。
2焊盘中间打过孔：route-create fanout，option选择合适的VIA，via direction设置为via in pad，find选择symbol或pin，单击引脚即可。
3route-create fanoutInclude unassigned pins：对没有网络的PIN扇出Include all same net pins：对同一net的所有pin扇出Via选择过孔类型；Via direction：扇出方向，默认是，其他有东西南北，NE东北，NW西北，SE东南，SW西南，via in pad引脚上打孔。
Override line width：设置出线线宽，默认的线宽采用的是约束管理器-physical中的设置。
Pin-via space；如果要打孔在四个BGA焊盘中间，应该选择centeredCurve：走直角线，见下图1。
用于特殊工艺。
Find中可以选择symbol对BGA元件所有pin扇出，pin对一个或多个引脚扇出设置完成后，在PCB中点选或框选有时两个孔叠在一起，无法选中底层或小的过孔，如下图top层的PIN很难选中，首先在idle 模式时选择etch-top，然后使用route-create fanout，就很容易选中top层的PIN了。
7.2利用Constraints Manager实现长度约束规则的设定1在使用constraints Manager设定长度规则前，需给无源器件赋模型及电压值1)给电源地赋电压值操作：点击Logic/Identify DC Nets，在弹出的窗口中选择你要的电源网络名赋电压值即可2）给无源器件分配模型：analyze->model assignment2BUS的创建操作：在Constraints Manager的工作页中选中要创建Bus的Net、Xnet如D0～D7，点击右键，选Create/Bus3Pin pair的创建操作：在工作页中选中要创建Pin pair的一个Net或Xnet，如D0点击右键，选Create/Pin pair，在弹出窗口中First、Second Pins分别选中一个管脚即成一对Pin pair，点击OK即可，若一个Net、Xnet要创建多对Pin pair点击Apply即可继续创建下一Pin pair，而无需退出再进来4Differential Pair的创建操作：在工作页中选中要创建Differential Pair的一对Net或Xnet，如TD+/-,点击右键，选Create/Differential Pair5.不同Bus或Bus中成员的移植操作：拖动左键选中要添加或转移的Net、Xnet，点击右键，选Bus Membership，在弹出的窗口中选你要的Bus名即可7.3设置网络拓扑-T型连接点注意：在约束管理器中经常很多命令不能用，是因为PCB当前处于某个命令状态。
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CADENCE学习笔记10PCB常用命令解释注意：无论执行什么操作，有四点需要注意：1当前的模式；在状态栏可看到（次要）2option：重要3find：最重要4右键，经常会有些特殊的功能。
10.1元件选取多次选择或从整体选择中去掉部分idle模式下，右键-application mode-general edit，注意find中的选择对象；方法1：先框选，CTRL+点选或框选，如果新选与原来的选择重叠则减少选择，未重叠则增加选择；方法2：先框选，shift+点选或框选，增加选择；方法3：右键-section set-select by polygon，然后依次单击绘制一个区域选中其中的元件Select by lasso：鼠标任意绘制一个区域，其中元件被选中Select by path:沿路径选择也可以在general edit模式下，使用move等命令，右键-select by polygon，by lasso，by path。
此时option中dim active layer：当前层变暗；dim color assignments：取消高亮颜色。
10.2move1optionsripup etch；移动元件时，相关走线清除slide etch：移动元件时飞线隐藏，已布连线不断开，且自动修线。
stretch etch：选中移动元件时飞线隐藏，已布连线不断开type-incremental：增量方式旋转，可多次选择；absolute；只能一次旋转固定角度；angle设置旋转角度；point表示移动点的选取，user pick表示用户单击PCB的某点作为移动点，sym origin表示封装的原点，body center表示封装中心，sym pin#设置封装某个引脚作为抓取点，如果元件没有引脚1，会导致无法移动，比如mark点，或者以AK定义引脚的二极管，改用user pick 就好了；在placement edit、etch edit模式下，单击元件即可实现move功能。
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CADENCE学习笔记8设置约束规则setup-constraint注意：在约束管理器中经常很多命令不能用，是因为PCB当前处于某个命令状态。
设置完规则后，需要update DRC，否则很多DRC标记不消除。
setup-constraint：打开规则管理器，必须设置间距和线宽；net-class：仅用于设置线宽、线距的信号集合;可以同时为physical和spacing约束创建net class，在electrical中看不到；在electrical中创建的net class在其他约束中看不到。
不要对电源地创建net group，可以创建net classnet-group：16.6以后归集某类信号的几个，可以设置所有规则，代替以前版本的bus，创建net group后，在physical、spacing、electrical约束中都可以看到这个网络组；不要对电源地创建net group，可以创建net class。
match-group：仅用于某类信号的等长参数。
给电源和地网络创建了net group后，移动包含电源和地网络的元件，给包含电源和地网络的元件布线都变得非常卡顿，删除这个net group后卡顿消除。
建议电源和地网络使用net class。
添加器件模型后（设置xnet后），很多网络被合并在一起，可以通过下图来查找网络。
在添加器件模型时，不要对所有元件添加模型，建议对具体的元件单个添加模型。
8.1Spacing间距约束必须设置，需要设置有电气属性的布线、引脚、过孔、shape相互之间的间距。
1Spacing constrain set-All layer:可以对所有层设置，也可以单独对每一层设置。
在右侧表格内，default行连续选择多个表格，输入数值，然后按enter键可以实现多个表格统一赋值。
一般间距不要小于6mil，一般板厂都能加工。
注意此间距是走线边沿间的安全间距，不是走线中心间距。
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begin layer 正常焊盘regulapadpastemasktop 一样大小加焊层soldermask 阻焊层大0.1Mm通孔焊盘0.7Mm 通孔1mm就好1.先做花焊盘内径外经开口钻孔1mm的话内径比钻孔大6-8mil 1.5mm2.begin layer end 一样3.内层DEFAULT INTERNAL THERMAL 要用Flash焊盘4.sold-- 和pastmask 大点pastmask 和表层一样画好焊盘后，1.place-boud-top add-rectagule courtyad2.silkscreen add-line 和封装一样大3.画角标4. assembly top 直接画5 索引编号标示layout label refdel assembly top 中间qapl963silkscreenshape 矩形etch画圆第一次圆心第二次X半径Y不变错误相容shape merge shapeschret smbortsetup 最后一个设置路径通孔的封装焊盘制作。
通孔比焊盘大10-12mil1.flash 焊盘add-flsh 内圆1.5 外圆1.8 开口0.72做焊盘holetype 圆形plating 孔壁上锡plateddrill diameter 直径drill/slot光会文件时候，形状character 字母with 大小3 geometry-suare 方形圆孔的（第一个脚用的）thermalrelief 一样anti pad 大0.1mm做好后表层拷贝到END layer 表层制作完成4 default internal 花焊盘5pastemask top bottm 和表层一致。
SOLDERMASK 两层和表层大0.1mm之后做外面圆的。
1.添加线创建边框，2.倒角，，manufacture-draft-fillet3.准许布线区域，比边框小点，setup-areas-routekeepin 注意选择shapefill-unfilled不填充4.package-keepin edit-z-kopy 小点5.加固定孔6.setup-cross-section板子层7.铺通，内点层。
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CADENCE学习笔记2allegro界面介绍2.1option介绍可以完成所有属性的显示隐藏；1pin引脚2package geometry（封装外形）：assembly：装配外框，分为top/bottompin number：引脚号place bound：元件重叠限制区域，分为top/bottomsilkscreen：封装丝印，分为top/bottom，常用2package keepin/keepout,route keepin/keepout：布局布线限制局域，常用3board geometry板图形，常用outline：板外框silkscreen：一些板图形，比如公司标志，一些line线等，分为top/bottom dimension：尺寸，制版说明，技术要求等5REF DES元件号assembly：装配元件号silkscreen：丝印元件号，常用6etch：布线，覆铜等,选择ETCH-top层，将top层显示为当前层，同样可以设置其他层为当前层；7device type：器件型号，封装型号8component value：元件值assembly：装配用元件值silkscreen：丝印元件值9via classFilmmasktop光绘掩膜10via keepout–各层layer禁止放置过孔的区域2.2visiblity控制面板可以控制每层的ETCH-布线覆铜（覆铜属于shape），via-过孔，pin-引脚，DRC的显示隐藏；这些属性在option控制面板中也有。
还有很多属性visiblity控制面板无法控制；Conductors：针对所有布线层开关；planes：内电层；etch：布线；PLAN：GRE开关。
View-color view save：将当前显示的图层保存，可以visibility面板的-views下拉框中可找到。
2.3FIND filter介绍Groups：群组；comps：带有元件序号的Allegro元件；function：一组元件中的一个元件；symbols：元件；Nets：一个网络pin；引脚，包括pad，固定孔（plated或no plated）Vias：过孔或贯穿孔clines：布线，具有电气特性的线段；cline segs：cline中没有拐弯的导线，即线段；line：没有电气特性的线段；other segs：lines中没有拐弯的线，即线段；shape：形状；void：任意多边形的挖空部分；figure：图形符号；DRC errors（违反设计规则的位置及相关信息）text：文本，包括元件标号ratsnests：飞线；rat TS：T形飞线；Find by name中devtype：器件类型；symtype：符号类型；property：属性；group：2.4修改工具栏View-customize toolbar-command中选中一些按钮，拖到工具栏（可以不同工具栏）上即可2.5application mode在placement edit模式下，系统会自动将未摆放的元件列在右侧的options下。
cadence学习笔记
cadence学习笔记1. Allegro中我设置了highlight的颜⾊为⽩⾊，但选中后颜⾊是⽩蓝相间的，很不⽅便查看。
是什么地⽅需要设置，哪位⼤虾告诉哈我？答：setup/user preferences/display/display_nohilitefont 这个选项打勾就⾏了。
2. 不⼩⼼按了Highlight Sov后部分线⾼亮成⽩⾊，怎样取消？答：这个是⽤来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地⽹络，然后再按Highlight Sov刷新即可。
3. 如何更改Highlight⾼亮默认颜⾊？答：可以在Display->Color/Visibility->Display->Temporary Highlight⾥修改即可，临时修改颜⾊可以点Display->Assign Color 来实现。
4. 如实现Highlight⾼亮部分⽹络，⽽背景变暗，就像Altium Designer那样？答：可以在Display->Color/Visibility->Display->Shadow Mode打开该模式，并且选中Dim active layer 即可。
5. 快速切换层快捷键答：可以按数字区⾥的“-”或“+”来换层。
6. OrCAD跟Allegro交互时，出现WARNING [CAP0072] Could not find component to highlight 错误等？答：OrCAD输出⽹表，Allegro导⼊⽹表，确保两者对的上号，然后在Orcad选中元件，再右键Editor Select，即可在Allegro中选中该元件；反过来，在Allegro中要先Highlight某元件，在Orcad中变会选中该元件。
1.ORcad :⾸先打开orcad和allegro分别占1/2的窗⼝界⾯。
然后orcad中Tools/creatnetlist/PCB Editor中Create PCB Editor Netlist下的Options中设置导出⽹表的路径。
CADENCE学习笔记6
CADENCE学习笔记11后仿真布线完成后的仿真。
1在元件厂家网站所搜IBIS模型文件2打开Model Integrity,选择File-Open打开IBIS文件,经常出现如下非单调的错误，一般忽略。
Pulldown Minimum data is non-monotonic3在physical view，单击最顶部的元件-右键，选择IBIS to DML，实现IBIS到DML的转化，将.dml文件拷贝到PCB工程目录下4打开PCB SI，打开PCB文件，Analyze-PDN Analysis，一次执行以下四项：1）Identify DC Nets：给电源网络赋予电压值。
设置好之后点击Apply，再点击OK2）Cross section，设置板层结构3）DML manage Library：管理dml模型库，其中devices.dml和interconn.iml是默认的。
将新的模型库放在工程目录下，默认能够识别到。
4）model assignment仅设置用到的元件即可，用不到的不用指定模型。
Create model适用于阻容类，find model为元件指定dml模型，auto setup自动为元件添加系统默认的模型；单击REFDESPINS：不仅可以为元件指定模型，还可以对元件的每个引脚指定模型。
使用find model为元件或引脚指定dml模型5在约束管理器中选中一个net-右键-sigxplorer1）Analyze-preferences，设置switching frequency，Measurement Cycle指的是仿真几个信号周期；Switching Frequency指的是仿真方波的周期；Duty Cycle指的是占空比；Offset指的是偏移时间。
2）在sigxplorer窗口，可以看到NET的网络拓扑，其中的TL是微带线，阻值是特征阻抗，T1是T型连接点，该拓扑可以修改，单击走线可以删除走线，从元件引脚可以直接拖拉添加走线，可以添加元件等。
Cadence学习笔记1__原理图
cadence学习笔记1__原理图打开Design Entry CIS或OrCAD Capture CIS组件，选择OrCAD Capture CIS（不要选择OrCAD Capture，因为少了一些东西），如果勾选了左下角的“Use as default”复选框，下次就不用选择了，如果要使用其他的部分，就在打开后点击File→Change Product，会弹出一个“Cadence Product Choices”窗口：元器件库File→New→Library新建一个库，如下图，显示了路径和默认库名library1.olb，右击选择Save As可以改变路径和库名，右击新建一个元件，可以选择New Part或者是New Part From Speadsheet，是两种不同的方式，先介绍New Part的操作。
右击选择New Part后，弹出下面的对话框，在Name中填入元件名，还可以指定PCB Footprint，下面Parts per Pkg表示这个元件有几部分，1表示普通的元件，如果元件是两部分组成的分裂元件就写2，这里先操作1，点击ok。
中间的虚线框是这个元件的区域，右边会有一个工具栏，画直线、方框、圆、曲线，也可以输入一些字符，或者点放置一组引脚，放置结束后鼠标右击选择End Mode或按键盘左上角Esc键使命令结束，放置一组引脚的时候，还可以设置引脚的类型，比如输入、输出、双向、电源等等，这个没有区分电源和地，电源和地都是power型的，现在输入下面的几个数字，线型都是默认的Passive，引脚间距Pin Spacing设为1，点击ok，放置好后成为下面的样子，有些部分不需要显示，双击空白处弹出一个属性对话框，虚框里面的数字是PinName，虚框外面的数字是PinNumber，如果可视属性改成False就不显示了。
如果想改变其中一个引脚的引脚名、引脚编号、引脚类型，选中该引脚，右击选择Edit Properties，或者双击该引脚，如下图：画直线的时候，这里默认是按照栅格点为最小单位的，可以改变这种限制，画出任意长度任意角度的线，在工具栏Options Grid Display中，不要勾选Pointer snap to grid就可以了，记得画完想要的任意直线后，再将这里勾选，这是一个好习惯，可以让画出的线更规则整齐。
学习笔记-candence16.6-原理图部分
学习笔记目录一、原理图设计部分1.针对原理图界面的操作2.对原理图进行编辑3.对制作原件的编辑4.生成网表5.生成清单和打印设置针对原理图界面的操作Design entry CIS:进行板级设计时用来画原理图的。
PCB Editor:cadence进行布局布线的软件。
Cadence product choices-----OrCAD capture CIS进行原理图页面个性化设置（整体设置）Options-->design template..（即原理图页面模板）. 进行原理图页面个性化设置（单页设置）Options-->schematic page propertise..5. .drn文件是建立的工程的数据库文件，包括电路原理图（schematic）、元件库（design cache）、输出文件（outputs）。
6.工具栏的显示、隐藏和自定义View-->toolbar7.更改原理图背景颜色Option-->Preferences..8.原理图的放大、缩小快捷键i、o。
View-->zoom-->in/out按住ctrl，滚动鼠标。
对原理图进行编辑旋转元器件：快捷键R画线：places -->wire快捷键W任意角度画线：画线时按住shift网络节点：junction删除网络节点：按住“s”键，鼠标左键单击节点，此时出现一个方框，这时按“delete”键，即可删除。
浏览命令browse整体浏览：选中.drn文件Edit-->browse-->parts/nets......点击原件标号可以直接定位到该原件。
对制作原件的编辑1.批量放置管脚：place--pin array2.批量修改管教：选中需要修改的管脚---右键---editproperties..3.查看元件的属性：options-->part propertise..Options-->edit part propertise..(可以改写footprint)相同的不同的4.查看一个package里的几个部分：View--packageView--package propertisesCtrl+B:package的上一级Ctrl+N:package的下一级5.画线时任意起点和终点画线：options--->prefences..-->grid display---取消pointer snap to grid6.按组编号：Tool-->annotate..四、生成网表Netlist---PCB Editor生成清单和打印设置TOOLS---Bill OF materials针对allegro原理图界面的操作allegro的5种应用模式（application mode)general edit 普通模式Placement edit 排零件模式。
Cadence Allegro学习应用笔记
1第三章 Cadence软件基础 (2)3．1 Cadence软件安装 (2)3．2 OrCAD原理图设计 (2)3．2．1 OrCAD原理图开发环境的启动 (2)3．2．2创建OrCAD原理图库 (3)3．2．3 创建原理图 (4)3．2．4 原理图绘制常用快捷键 (6)3．2．5原理图库中的原件修改后更新到原理图中的方法 (6)3．2．6 标题栏 (7)3．2．7 元件自动编号 (9)3．2．8 多个元件整体属性的修改 (10)3．2．9规则检查及修正 (12)3．2．9网络表的生成 (15)3．3 Allegro PCB设计 (15)3．3．1 PCB封装的制作(以S3C6410的424-FBGA封装为例) (15)3．3．2 0603电阻电容封装的制作 (38)3．3．3 电路板的建立 (43)3．3．4 输入网络表 (51)3．3．5 设置设计规则 (52)3．3．6 手工摆放元件 (52)3．3．7 绘制/修改板框 (55)3．3．8 绘制/修改允许布线区域 (56)3．3．9 绘制/修改允许元件摆放区域 (57)3．3．10 快速摆放剩余元件 (58)3．3．11 多个元件一起移动或旋转 (59)3．3．12 原理图修改更新到PCB图 (60)3．3．13 设置约束 (61)3．3．14 布线 (65)3．3．15显示设置 (68)3．3．16 板上过孔、焊盘的修改 (73)第三章 Cadence软件基础国内Cadence软件的书籍还是很少，而且都是帮助文档的形式，没有具体的实例和逻辑顺序，因此阿南在此尽量详细的记录了当时初学时的笔记，希望有用。
3．1 Cadence软件安装Cadence软件的安装和其它软件安装基本差不多，主要考虑的是License，朋友们可以网上搜索,或者一些PCB论坛都有相关的说明教程。
Cadence软件安装之后，会包括OrCAD原理图设计和Allegro PCB设计等众多工具。
candence笔记
焊盘设计：1 drill/slot symbol-----设置在钻孔的可视符号，在NC legend-1-4层中显示的钻孔的表示符号，取决与这里的设置。
2 drill/slot hole中plating的设置要注意。
3 allow suppression of unconnected internal pads?4 regular pad-->当焊盘用走线连接时所使用的焊盘图形；Thermal relief-->当焊盘用dynamic shape连接时所使用的焊盘挖空图形（当该层不定义时，则不挖空，可从下拉列表中选择图形形状和大小，也可使用flash）；当焊盘不连接时内电层的镂空图形。
5 如果是用于在不同的层之间电气连接的过孔，则thermal relief可以不设置（即为null），若是通孔焊盘，则需要做Flash焊盘，以增加热阻,利于焊接6 如果是用于BGA的过孔，则solder和paste层可设置为null7 按照IPC标准，soldermask比正常焊盘大0.1mm（直径还是半径？）即4mil,pastmask和焊盘一样大8 焊盘的命名，表明焊盘的形状，尺寸。
antipad-->用于经过plane层（即负片）的过孔与非相同网络的dynamic shape的隔离，在布线层（即正片）中不起作用，布线层（即正片）中其功能由rule代替，设计时以钻孔大小为参考标准而非FLASHtermal relief->用于经过plane层（即负片）的过孔与相同网络的dynamic shape的连接（有图形的地方被挖空），在布线层（即正片）中不起作用，布线层中其功能由rule代替regular pad-->过孔在走线层中的焊盘形状对于不同网络的铺铜和过孔（作为焊盘时）的间距在spacing中设置，对于相同网络的铺铜和过孔（作为焊盘时）的间距（thermal releif）在same net spacing中设置,连接方式在setup->shapes->edit global dynamic shape parameters中设置.所以，在设计一般的过孔（不用于焊盘）时，布线层，可仅设置regular pad,参考平面层可仅设置regular pad和antipad注：焊盘和shape连接方式都可以在setup->shapes->edit global dynamic shape parameters中设置9 如何创建自定义图形的焊盘：创建焊盘图形（file->new->shape symbol;shape;merge;creat symbol）；创建soldermask 图形;创建焊盘封装设计：1 在allegro中新建package symbol2 设置图纸大小，单位制，精度，网格3 放置引脚4 在package geometry->assembly top中添加图形（line）5 在package geometry->silkscreen中添加图形（line）6 在package geometry->place_bound_top中添加图形（区域）7 添加参考编号ref_des->assembly_top & ref_des->silkscreen_top8 file->creat symbol 生成相应的psm文件通孔封装（25）1 创建FLASH：add->flash命令。
Cadence学习笔记
Cadence学习笔记1__焊盘一、焊盘前期准备在Allegro系统中，建立一个零件（Symbol）之前，必须先建立零件的管脚（Pin）。
元件封装大体上分两种，表贴和直插。
针对不同的封装，需要制作不同的Padstack。
名词解释不同层的名词解释：Begin Layer：最上面的铜Default Internal：中间层End Layer：最下面的铜Solder Mask：阻焊层、绿油层。
是反显，有就是没有。
等于是开了个小孔不涂绿油，是为了把焊盘或是过孔露出来，不涂绿油就是亮晶晶的铜，也就是在板子上看到的焊盘，或者是一个个的孔，其它的部分都上阻焊剂，也就是绿油，其实不光是绿色的，还有红色的、黑色的、蓝色的等等。
Paste Mask：助焊层、钢网层、锡膏防护层、锡膏层，也叫胶贴、钢网、钢板。
是正显，有就是有。
等于是钢网开了个窗，过波峰焊时机器就在此窗口内喷上焊锡了。
这一层是针对表面贴装（SMD）元件的，其实不光是表贴，通孔也要用到，因为通孔的表面上也有个焊盘，该层用来制作钢板﹐而钢板上的孔就对应着电路板上的SMD器件的焊点。
在表面贴装（SMD）器件焊接时﹐先将钢板盖在电路板上（与实际焊盘对应）﹐然后将锡膏涂上﹐用刮片将多余的锡膏刮去﹐移除钢板﹐这样SMD器件的焊盘就加上了锡膏，之后将SMD器件贴附到锡膏上面去（手工或贴片机）﹐最后通过回流焊机完成SMD器件的焊接。
通常钢板上孔径的大小会比电路板上实际的焊盘小一些。
Film Mask：预留层，用于添加用户自定义信息，根据需要使用。
不同焊盘的名词解释：Regular Pad：实际焊盘、规则焊盘，正片中使用，也是通孔焊盘的基本焊盘。
可以是：Null、Circle 圆型、Square 方型、Oblong 拉长圆型、Rectangle 矩型、Octagon 八边型、Shape形状（可以是任意形状）。
Thermal Relief：热焊盘、热风焊盘、花焊盘、防散热焊盘。
Candence Allegro自学笔记
1、元件库更新，点中更新的元件右键Update2、创建网络表：选择原理图库Tools-Create Netlist3、导入网络表：File-Inport- Netlist4、替换（原理图）：Edit-Globle Replace5、PAD编辑增SHAP路径设置：Setup-User PreferenceeEditor-Paths-library-padpath/psmpath6、全部顺序排元件tools >> annotate……1，reset part references to “？”2，incremental reference update7、导座标文件Tools-Report-双击Component Report，再点Report再把座标文件复制到EXC里面8、复制SHIFT+F5CAD原点设置，UCS空格，再M确定原点9、隐藏铺铜Setup-User Preferences-Shape_fill,里面两项打钩10、量元件间的间距SHIFT+F411、泪滴的添加route-〉gloss-〉add fillet，然后用鼠标框选整个电路板，然后在空白处点一下鼠标，最后点右12、泪滴的删除route-〉gloss-〉delete fillet，然后用鼠标框选整个电路板，然后在空白处点一下鼠标，最后点右13、倒角：Manufature-Drafting-fillet14、设置禁止区域：Setup-Areas里面有很多keepout层15、边框Z-COPY设置：Edit-Z-copy,选中框，右边OPTIONS填入要偏移的距离16、设置层叠结构：Setup-Cross Section17、加过孔Setup-Constraints-Phycical,在VIAS里面双击，添加过孔18、光标的设置，cross是小光标14、铺铜Shape-polygon,然后右边的options选择要铺铜的网络这里是铺铜的全局设置五、铺铜完后的检查铺铜完后的检查网络TOOL\REPORT没联接的为零，正确。
cadence学习笔记-画原理图库
Candence 学习笔记龚昌盛2014.04.11一、使用OrCAD Capture CIS来画原理图1.基本操作1).使用OrCAD Capture CIS2).原理图的放大缩小：I、OCtrl + 鼠标，滚轮。
鼠标所在位置，它以鼠标所在的位置为中心进行放大和缩小。
3).原理图上下滚动，Page UP、Page Down4).原理图左右滚动，Ctrl + Page UP、Ctrl + Page Down2.简单设置在画原理图之前，进行简单设置，Options -> Design Template，用于原理图的模版设置。
3.创建工程文档1.修改背景颜色Options ->Preferences ->Colors/Print -> Background2.修改原理图大小、栅格、单位Options ->Schematic Page Properties二、使用OrCAD Capture CIS来画规则的元件库→创建库→创建元件→1.基本操作File ->New ->Library2.更换路径选中C:\Library1.olb，File -> Save As或右键Save As ，MyLib.OLB3.创建新元件选中MyLib.OLB，右键，New PartPart Reference Prefix，器件的索引Parts per Pkg：一个元器件分成多个小部分来画。
4.放引脚5.放引脚排6.批量修改引脚信息选择引脚后，右键，Edit ProportiesNC，可以选择SHOT属性。
7.放方形BODY8.调整引脚位置9.修改方形BODY大小10.保存11.熟悉元件属性Options →Part ProportiesOptions →Package ProportiesView → Package用于显示一个元件有多少个子部分。
在此显示图下，可以进入Edit → Proporties，对引脚进行编辑，与步骤6的内容差不多。
Cadence 学习笔记
Cadence 学习笔记◆CELL mode LVS/LPE 的rule文件写法：◇*DESCRIPTION 部分···CHECK-MODE = CELL ;FLAT/CELL/HIER/MULTI/COMPHCELL-FILE = HCELL.TAB ;HCELL filenameHCELL-MAX-SEGMENTS = 1000GEN-TEXT-FILE = HCELL.TEX ;HCELL text filenameGEN-TEXT-FLTNODE = YESGEN-TEXT-WIRE = YESCELL-CHILD-TEXT = YES···◇*INPUT-LAYER部分···IPOL Y = 4 CTEXT = 30 ATTACH = POL Y ;POL Y & Celtxt ···MT1 = 8 CTEXT = 31 ATTACH = MT1 ;MT1 & Pintxt···GEN-TEXT-LAYER = POL Y MT1 MT2 ;Which layer to generate text◆COMP mode LVS/LPE/PRE的rule文件写法：◇*DESCRIPTION 部分···CHECK-MODE = COMP ;FLAT/CELL/HIER/MULTI/COMPHCELL-FILE = HCELL.TAB ;HCELL filenameHCELL-IN-HCELL = YES···◇*INPUT-LAYER部分···CHECK-MODE = COMP ;FLAT/CELL/HIER/MULTI/COMPHCELL-FILE = HCELL.TAB ;HCELL filenameHCELL-IN-HCELL = YES···◇*OPERA TION部分···HEDTEXT = HCELL.TEX ;HCELL text filename◆LOGLVS用法◇顶层文件为Verilog◈CELL mode ◈COMP modeCEL HCELL.TAB FPINVER top.v CEL HCELL.TABCIR sub.spi CIR sub.spiLINK VER top.vCON/NOTOP LINKX CONX◇顶层文件为EDIF◈CELL mode ◈COMP modeCEL HCELL.TAB CEL HCELL.TABCIR sub.spi CIR sub.spiEDI top.edf EDI top.edfCON/NOTOP CON topX X（如果使用EDIF文件格式，则可能需要在primdev.tab文件中指定VDD、GND。
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主要学习以下内容：
（1）利用OrCAD Capture CIS 进行原理图设计
（2）利用Cadence PCB Editor 进行PCB布局布线
（3）光绘文件（Artwork）制作，如何生成Gerber文件。
1. 工具介绍
PCB Edtor 绘制PCB的工具
PCB Librarian 制作PCB原件库的工具
PCB Router自动布线的工具
PCB SI 和SigXplorar 电路板信号完整性仿真的工具
2 . OrCAD Capture CIS
启动改工具后，会打开如下界面，通常选择OrCAD Capture CIS
OrCAD Capture CIS 与OrCAD Capture相比的优势是，在画原理图时对原理图中所有元件的管理会很方便。
3.
DSN文件，是建立工程的数据库文件，包含了工程的所有数据。
Design Cache，每在原理图中放置一个元件，就会在该文件下将该元件保存下来，当下次再放置同一个文件时，就可以很方便的从这里来选取相关元件。
Library，包含元理图用到的库
4. OrCAD Capture 的菜单是上下文相关的，对不同的窗口操作，菜单是不同的。
5. 原理图文件的创建
(1) 选原理图文件夹，Design---->New Schematic Page----->.........
(2) 选原理图文件夹，右键单击------>New Page--------->...........
6. 原理图文件的删除
(1) 选中要删除的原理图文件，Design---->Delete----->.........
(2) 选中要删除的原理图文件，按Delete键
7. 原理图文件的重命名
(1) 选中要得命名的原理图文件，Design---->Rename----->.........
(2) 选中要得命名的原理图文件，右键单击------>Rename--------->...........
8. 原理图文件的放大和缩小
(1) i：放大o：缩小都是以鼠标所在位置为中心
(2) 通过菜单操作
(3) Ctrl + 鼠标滚轮
选中某元件后，就会以该元件为中心来进行放大或者缩小
1. 打开Orcad capture CIS 后，在创建原理图前，需要做一些设置：
（1）Options------>Design T emplate
2.修改原理图的背景色：
Options---->Preferences------>Background
3.对单个原理图页面设置
Options-------Schematic Page Properties
4.元件库的建立
在OrCAD Capture CIS中，选择File------New-----Library 。
元件库也是以工程的方式来组织的。
建好的库文件默认存在C盘，最后把它放在一个文件夹里，方便以后管理。
方法：选中library1.olb-----右键-----Save as ，选择路径，重命名并保存
5. 原理图元件封装的制作----
（1）选中OLB 文件-----右键-----New Part
把一个元件分成多个部分的画法
注意上图中红色方框中的内容:
Parts Per Pkg：要把一个元件分成几部分画
Homogeneous：分成的几个部分都有相同的结构，画完一个部分，后面的几个部分会自动生成，只是管脚序号是空的，修改一下管脚就可以了。
如下图元件，就可以分成两个homogeneous
Heterogeneous：把一个元件分成几个功能完全不同的几个部分。
把一个元件分成几个部分来画，当画完一个部分后，想要切换到下一个部分，快
捷键：Ctrl+n；想看分立元件的上一部分：Ctrl+b
通常在一个元件的封装中，是不允许有相同编号的管脚存在的。
但是在Homogeneous方式中，允许公用的部分分别出现在各部分中。
如上图，Pin4 &Pin8 分别出在两个部分当中
1. 撤销原理图中元器件编号：选中DSN文件-----Tool----Annotate----Reset part references to "?"
2. 给元理图中元件添加编号：选中DSN文件
-----Tool----Annotate----Incrementalreferenceupdate
3. 如果在一个原理图中，一，多次使用同一个分为几个部分的元件，这时，系统无法确定谁与谁是一个整件，就会出在编号错误的问题。
解决这个问题有以下几步：
（1）File ------Open------Library，打开分立元件所在的库
（2）找到该分立元件，给每一部分都加上一属性
选中A部分----Options------Part Properties----New, Name: package;value:1--------OK
选中B部分----Options------Part Properties----New, Name: package;value:1--------OK
（3）回到原理图中，重新放置这些器件。
双击元件的其中一个部分，打开属性窗口，把是一个整体的各部分的package 属性的值设置为同一个数就可以了。
如，一个元件被分成了两个部分，在一个原理图中两次使用了该元件，就将第一个元件的两个部分的Package 都设置为1，将第二个元件的两个部分的package都设置为2.
POWER_GROUP改为“package”
1. 在原理图中旋转元件：
当元件悬浮于鼠标上的时候，按“R”键就可以逆时针旋转器件
当元件已经放置在原理图上后，选中元件----右键----Roate，就可以旋转元件
2. 画任意角度的线
选中wire或者Bus--------按“Shift”键------放置线的起点，这样就可以朝任意方向拉出线了。
3. 总线的画法：
（1）Busname[0:7] 标识8位总线的网络
（2）Busname的最后一位不能为数字。
如AD0[0:7]这是不合法的。
（3）Busname与【】之间不能有空格。
（4）总线名字要与信号线名字一致。
4. 不同页面之间的连接
例如A页在面有两个信号，要与B页面的两个信号相连
在工具条中，选择下面的Place off-page connector图标，弹出下图窗口，有向左和向右两种图标，任选一种就可以了。
修改Symbol的名字，然后放置在所要连的信号线上。
只要off-page connector的名字相同，软件就会以相连处理。
在编辑原理图的时候，有一个很重要的命令browse.
选中DSN文件------Edit----Browse然后可以选择自己需要查的的项。