DSP技术及应用 第2章
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(2) 3条数据总线(CB、 DB和EB)将内部各单元(如CPU、 数据地址生成电路、 程序地址生成电路、 芯片外围电路以及 数据存储器)连接在一起。 其中， CB和DB传送来自数据存储 器的数据， EB传送写到存储器的数据。
(3) 4条地址总线(PAB、 CAB、 DAB和EAB)传送执行指 令所需的地址。
4. 除TMS320C5420外， C54x系列所有的芯片都具有片内引 导功能， 能从片外的存储器或片内的串口将程序引导并装入 指定的存储器。
5. (1) (2) (3) 32 (4) 同时读入2个或3 (5) 并行存储和装入的算术指令。
(6) (7) (8) (9) 指令的执行采用指令预提取、 指令提取、 指令译码、 访问操作数、 读取操作数和执行6级流水线并行结构， 大大提 高了指令的执行速度。
在C54x DSP中， 根据存储内容的需要， 可将片内ROM 和RAM存储器安排(也称映射)到程序存储器空间或数据存储器 空间。 一般将ROM映射到程序存储器空间， 也可以将其某段 存储器映射到数据存储器空间。
C54x有一个处理器模式寄存器(Processor Mode Status Register， PMST)， 如图2.2所示， 其中有3个状态位(MP/MC 位、 OVLY位和DROM位)可以很方便地“使能”或“禁止” 片内存储器在程序和数据空间之间的映射。
第2章 TMS320C54x数字信号 处理器硬件结构
2.1 TMS320C54x的内部结构及主要特性 2.2 总线结构 2.3 存储系统 2.4 中央处理单元(CPU) 2.5 TMS320VC5416的引脚及说明
2.1 TMS320C54x的内部结构及主要特性
2.1.1 TMS320C54x
TMS320C54x系列DSP芯片产品虽然很多， 但其体系 结构基本上是相同的， 特别是核心CPU部分， 各个型号间 的差别主要是片内存储器和片内外设的配置。 图2.1给出了 TMS320C54x的典型内部结构框图。
(3) 片内外设部分包括定时器、 各种类型的串口、 主机接 口、 片内的锁相环(PLL)时钟发生器以及各种控制电路等。
此外， 芯片中还包含仿真功能及IEEE 1149.1标准接口，
图 2.1 TMS320C54x的典型内部结构框图
2.1.2 TMS320C54x
1. CPU (1) 先进的多总线结构， 具有1条程序总线、 3条数据总线 和4条地址总线。 (2) 40位算术逻辑单元(ALU)， 包括40位的桶形移位寄存 器和2个独立的40位的累加器。
C54x的硬件结构基本上可分为三大块, (1) CPU部分包括算术逻辑单元、 累加器、 乘法器/加法 器、 桶形移位寄存器、 指数编码器、比较选择存储单元及各 种专门用途的寄存器、 地址生成器、 内部总线等。
(2) 存储器部分包括片内程序ROM、 片内单访问数据 RAM(SARAM)、 片内双访问数据RAM(DARAM)及外接存储
6. (1) 单指令周期时间分为25/20/15/12.5/10 ns； (2) 每秒指令数为40/50/66/80/100/200 MIPS(MIPS， 每秒 百万级指令数)。
7. (1) 可采用5V、 3.3V、 3V和1.8V(或2.5V)的超低电压 供电； 在型号中分别用C、 LC、 UC和VC指明， 如 TMS320C54x、 TMS320LC54x和TMSபைடு நூலகம்20UC54x (2) 可采用功耗下降指令IDLE1、 IDLE2和IDLE3控制芯片
PB能够将存放在程序空间中的操作数(如系数表)传送到乘 法器和加法器， 以便执行乘法／累加操作， 或通过数据传送 指令(MVPD和READA指令)传送到数据空间的目的地。 此种 功能， 连同双操作数的特性， 支持在一个周期内执行3操作数 指令(如FIRS指令)
2.3 存 储 系 统
2.3.1 存储器空间
图 2.2 PMST结构框图
PMST中3个状态位MP/MC、 OVLY和DROM的功能如下。 (1) MP/MC： 微处理器/ 若MP/MC=0， 则片内ROM映射到程序存储器空间； 若 MP/MC=1， 则片内ROM不能访问， 若访问其对应地址， 则 需访问相应地址的外部程序存储器空间。
2) OVLY： RAM重复占用位。 OVLY＝1， 片内RAM既可映射到程序存储器空间， 也 可映射到数据存储器空间, DSP根据映射地址分辨其中存储单 元的内容是程序代码还是数据。 若映射到程序存储器空间， 则看做程序代码， 若映射到数据存储器空间， 则看做数据。 开发人员在安排具体内容时， 两者地址不要重叠。 OVLY＝0， 片内RAM只能映射到数据存储器空间而不能 映射到程序存储器空间。
(3) 17位×l7位的并行乘法器与一个40位的专用加法器结 合在一起， 用于非流水线的单周期乘/
(4) 比较、 选择和存储单元(CSSU)， 用于Viterbi操作(一 种通信的编码方式)中的求和/
(5) 指数编码器用于单周期内计算40位累加器的指数值。 (6) 2个地址生成器， 包括8个辅助寄存器和2个辅助寄存 器算术单元。
(3) 可控制禁止CLKOUT信号。
8. 具有符合IEEE 1149.1标准的片内仿真接口， 可与主机连 接， 用于系统芯片的开发与应用。
2.2 总 线 结
C54x片内有8条16位总线： 1条程序总线、 3条数据总线 和4条地址总线, 这些总线的功能如下：
(1) 1条程序总线(PB)传送取自程序存储器的指令代码和立 即操作数。
2. (1) 具有192K字的可寻址空间： 64K字的程序空间， 64K 字的数据空间和64K字的I/O空间， 有的芯片内还具有多达 256K~8M (2) 片内存储器的结构和容量可根据芯片的型号有所不同。
3. (1) (2) (3) 片内的锁相环(PLL)时钟发生器， 可采用内部振荡器
(4) 外部总线关断控制电路可用来断开外部数据总线、 地 址总线和控制信号。
(5) (6) (7) 直接存储器访问(DMA) (8) 有可与主机直接连接的8位并行主机接口(HPI)， 有些 产品还包括扩展的8位并行主机接口(HPI8)和16位并行主机接 口(HPI16) (9) 片内的串口根据型号不同可分为全双工的标准串口、 支持8位和16位数据传送的时分多路(TDM)串口、 缓冲串口 (BSP)以及多通道缓冲串口(McBSP)。
(3) 4条地址总线(PAB、 CAB、 DAB和EAB)传送执行指 令所需的地址。
4. 除TMS320C5420外， C54x系列所有的芯片都具有片内引 导功能， 能从片外的存储器或片内的串口将程序引导并装入 指定的存储器。
5. (1) (2) (3) 32 (4) 同时读入2个或3 (5) 并行存储和装入的算术指令。
(6) (7) (8) (9) 指令的执行采用指令预提取、 指令提取、 指令译码、 访问操作数、 读取操作数和执行6级流水线并行结构， 大大提 高了指令的执行速度。
在C54x DSP中， 根据存储内容的需要， 可将片内ROM 和RAM存储器安排(也称映射)到程序存储器空间或数据存储器 空间。 一般将ROM映射到程序存储器空间， 也可以将其某段 存储器映射到数据存储器空间。
C54x有一个处理器模式寄存器(Processor Mode Status Register， PMST)， 如图2.2所示， 其中有3个状态位(MP/MC 位、 OVLY位和DROM位)可以很方便地“使能”或“禁止” 片内存储器在程序和数据空间之间的映射。
第2章 TMS320C54x数字信号 处理器硬件结构
2.1 TMS320C54x的内部结构及主要特性 2.2 总线结构 2.3 存储系统 2.4 中央处理单元(CPU) 2.5 TMS320VC5416的引脚及说明
2.1 TMS320C54x的内部结构及主要特性
2.1.1 TMS320C54x
TMS320C54x系列DSP芯片产品虽然很多， 但其体系 结构基本上是相同的， 特别是核心CPU部分， 各个型号间 的差别主要是片内存储器和片内外设的配置。 图2.1给出了 TMS320C54x的典型内部结构框图。
(3) 片内外设部分包括定时器、 各种类型的串口、 主机接 口、 片内的锁相环(PLL)时钟发生器以及各种控制电路等。
此外， 芯片中还包含仿真功能及IEEE 1149.1标准接口，
图 2.1 TMS320C54x的典型内部结构框图
2.1.2 TMS320C54x
1. CPU (1) 先进的多总线结构， 具有1条程序总线、 3条数据总线 和4条地址总线。 (2) 40位算术逻辑单元(ALU)， 包括40位的桶形移位寄存 器和2个独立的40位的累加器。
C54x的硬件结构基本上可分为三大块, (1) CPU部分包括算术逻辑单元、 累加器、 乘法器/加法 器、 桶形移位寄存器、 指数编码器、比较选择存储单元及各 种专门用途的寄存器、 地址生成器、 内部总线等。
(2) 存储器部分包括片内程序ROM、 片内单访问数据 RAM(SARAM)、 片内双访问数据RAM(DARAM)及外接存储
6. (1) 单指令周期时间分为25/20/15/12.5/10 ns； (2) 每秒指令数为40/50/66/80/100/200 MIPS(MIPS， 每秒 百万级指令数)。
7. (1) 可采用5V、 3.3V、 3V和1.8V(或2.5V)的超低电压 供电； 在型号中分别用C、 LC、 UC和VC指明， 如 TMS320C54x、 TMS320LC54x和TMSபைடு நூலகம்20UC54x (2) 可采用功耗下降指令IDLE1、 IDLE2和IDLE3控制芯片
PB能够将存放在程序空间中的操作数(如系数表)传送到乘 法器和加法器， 以便执行乘法／累加操作， 或通过数据传送 指令(MVPD和READA指令)传送到数据空间的目的地。 此种 功能， 连同双操作数的特性， 支持在一个周期内执行3操作数 指令(如FIRS指令)
2.3 存 储 系 统
2.3.1 存储器空间
图 2.2 PMST结构框图
PMST中3个状态位MP/MC、 OVLY和DROM的功能如下。 (1) MP/MC： 微处理器/ 若MP/MC=0， 则片内ROM映射到程序存储器空间； 若 MP/MC=1， 则片内ROM不能访问， 若访问其对应地址， 则 需访问相应地址的外部程序存储器空间。
2) OVLY： RAM重复占用位。 OVLY＝1， 片内RAM既可映射到程序存储器空间， 也 可映射到数据存储器空间, DSP根据映射地址分辨其中存储单 元的内容是程序代码还是数据。 若映射到程序存储器空间， 则看做程序代码， 若映射到数据存储器空间， 则看做数据。 开发人员在安排具体内容时， 两者地址不要重叠。 OVLY＝0， 片内RAM只能映射到数据存储器空间而不能 映射到程序存储器空间。
(3) 17位×l7位的并行乘法器与一个40位的专用加法器结 合在一起， 用于非流水线的单周期乘/
(4) 比较、 选择和存储单元(CSSU)， 用于Viterbi操作(一 种通信的编码方式)中的求和/
(5) 指数编码器用于单周期内计算40位累加器的指数值。 (6) 2个地址生成器， 包括8个辅助寄存器和2个辅助寄存 器算术单元。
(3) 可控制禁止CLKOUT信号。
8. 具有符合IEEE 1149.1标准的片内仿真接口， 可与主机连 接， 用于系统芯片的开发与应用。
2.2 总 线 结
C54x片内有8条16位总线： 1条程序总线、 3条数据总线 和4条地址总线, 这些总线的功能如下：
(1) 1条程序总线(PB)传送取自程序存储器的指令代码和立 即操作数。
2. (1) 具有192K字的可寻址空间： 64K字的程序空间， 64K 字的数据空间和64K字的I/O空间， 有的芯片内还具有多达 256K~8M (2) 片内存储器的结构和容量可根据芯片的型号有所不同。
3. (1) (2) (3) 片内的锁相环(PLL)时钟发生器， 可采用内部振荡器
(4) 外部总线关断控制电路可用来断开外部数据总线、 地 址总线和控制信号。
(5) (6) (7) 直接存储器访问(DMA) (8) 有可与主机直接连接的8位并行主机接口(HPI)， 有些 产品还包括扩展的8位并行主机接口(HPI8)和16位并行主机接 口(HPI16) (9) 片内的串口根据型号不同可分为全双工的标准串口、 支持8位和16位数据传送的时分多路(TDM)串口、 缓冲串口 (BSP)以及多通道缓冲串口(McBSP)。