实验2：4位加法器 实验报告

EDA 技术基础实验报告

实验项目名称：用原理图输入法设计4位加法器

学院专业：信息学院电子专业

姓名：

学号：

实验日期：20 实验成绩：

实验评定标准：

一、实验目的

熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路，掌握层次化设计的方法。并通过一个4位全加器的设计把握利用EDA 软件进行原理图输入方式的电子线路设计的详细流程。

二、实验器材

电脑一台

Quartus Ⅱ软件

三、实验内容与步骤

1.在Quartus Ⅱ软件中建立工程，画图生成一个半加器的.bdf文

件。

2.将此半加器文件设置成可调用的元件，使之成为一个元件符号

存盘。

3.设计全加器顶层文件，以.bdf存盘。

4.将设计项目（.bdf文件）设置成工程和时序仿真。

5.截图保存波形文件图，及仿真结果。

6.将全加器原理图文件设置成符号元件，以供4位加法器的更高

层设计。

7.按实验要求画出4位加法器原理图，建立其波形并仿真，截下

仿真结果图。

四、实验电路图（程序）

1.半加器电路原理图如下:

半加器h_adder.bdf电路原理图（1）

2.全加器电路原理图如下:

全加器f_adder.bdf电路原理图（2）3.4位加法器four_adder.bdf电路原理图如下：

4位加法器four_adder.bdf电路原理图（3）

五、实验仿真结果及分析

1. 全加器的仿真波形图如下：

全加器波形仿真图（3）

分析：

ain, bin, cin 三段为输入，sum 为和，com 为进位，满足相关的逻辑表达式

{sum =(ain ′bin ′cin ′+ain bin ′cin +ain ′bin cin +ain bin cin ′）‘com =(ain ′bin ′+bin ′cin ′+ain′cin′)′

2. 4位全加器仿真波形图如下：

分析：

4位a[3..0]输入与4位b[3..0]输入以及来自cin 输入的数码相加得到4位输出s[3..0]和进位输出c,由图可见满足加法原理。