分频器的仿真图,可以实现2分频,5分频和十分频
第7章 分频器
1
2.占空比(DUTY CYCLE) 占空比在电信领域中有如下含义： 在一串理想的脉冲序列中（如方 波），正脉冲的持续时间与脉冲总 周期的比值。例如：正脉冲宽度 1Μ S，信号周期4Μ S的脉冲序列占 空比为0.25或者为1：4。
2
使用VHDL基本语句设计分频器电路
分频器电路在VHDL中一般采用计数器 进行描述。根据要求的分频比和占空比 的不同，相应的描述方法也不同。
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【例7-3】设计一个8分频电路
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fdiv8 IS GENERIC (n:INTEGER:=8)； PORT(clr,clkin: IN STD_LOGIC; clkout: OUT STD_LOGIC); END fdiv8; ARCHITECTURE one OF fdiv8 IS SIGNAL cnt: INTEGER RANGE 0 TO n-1; BEGIN
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一、偶数分频器
1.分频比是2的整数次幂，占空比1:2(2N分 频器) 2.分频比是偶数，但不是2的整数次幂 3.分频比是偶数，占空比与分频比相同
4
1.2N分频器
如一个电路中需要用到多个时钟，若输入系统时钟频率恰为 2的n次幂，则可用一个M位的二进制计数器对输入系统时钟 进行计数，该计数器第0位为输入时钟的二分频，第1位为输 入时钟的四分频，第2位为输入时钟的8分频，依此类推，第 n-1位为输入时钟的2n分频。
分频器
1. 什么是分频器 分频器是一般是用于音箱内的一种电路装置，是指将不同频段的 信号区分开来，用以将输入的音乐信号分离成高音、中音、低音 等不同部分，然后分别送入相应的高、中、低音喇叭单元中重放。 分频器是音箱中的“大脑”，对音质的好坏至关重要。功放输出 的音乐信号必须经过分频器中的各滤波元件处理，让各单元特定 频率的信号通过。好音箱的分频器，能有效地修饰喇叭单元的不 同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各 自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能 使高、中、低音播放出来的音乐层次分明、合拍，明朗、舒适、 宽广、自然的音质效果。 本课程涉及的分频器是用于降低频率，如输入为12HZ的信号进 行12分频输出为1HZ的信号，就是12分频器，或者称这个分频器 的分频比是1：12。
自制有源RC二分频HI-FI放大器电路图
自制有源RC二分频HI-FI放大器电路图
时下，多媒体电脑正在步入家庭。
由于所配带功放的音箱受到材料、成本、体积等多方面的限制，播放出的音质在小音量时尚可，而稍大便不尽如人意。
于是，有条件的家庭便将多媒体电脑直接连通在“发烧友”功放上。
本文介绍的这一套HI-FI功放，既适于电脑声卡放大，也适用于VCD等音源输出的场合，特别是用在卡拉OK的场合会为合适。
电路原理：
心制作，同样可以达到发烧的目的。
如此：RC有源分频电路选用伺服电源电路供电，高音功放电路选用稳压电源电路供电，大功率低音功放电路选用桥式整流滤波电路供电即可，但一定要处理好地线的
接地点，力争减少交流声，图9-2为本功放三组供电电路。
元器件选择与安装：
本功放所有电阻可选用1/4~1/2W的金属膜电阻或质量好的碳膜电阻，小容量电容可选用进口聚丙烯或国产聚苯乙烯电容，耦合电容应选用音频专用电容，其它器件按图中要求选择。
图9-3为NE5532制作RC有源两分频电路印制板图。
可以方便制作者配接不同的功放电路。
用这套放大器去推动惠威书架式音箱和用惠威专用LC分频器相比，其放音效果甚佳！。
音响二分频器电路图（六款模拟电路设计原理图详解）
音响二分频器电路图（六款模拟电路设计原理图详解）音箱分频器工作原理音箱分频器原理1从工作原理看，分频器就是一个由电容器和电感线圈构成的滤波网。
高音通道只让高频信号经过而阻止低频信号；低音通道正好相反，只让低音经过而阻止高频信号；中音通道则是一个带通滤波器，除了一低一高两个分频点之间的频率能够经过，高频成分和低频成分都将被阻止。
音箱分频器原理2看似简单，但在实践运用的分频器中，为了均衡上下音单元之间的灵活度差别，厂家们需依据不同状况参加大小不一的衰减电阻或是由电阻、电容构成的阻抗补偿网络，不同的设计和消费工艺自然使分频器这个看似不起眼的元件在音箱中产生了效果不一的影响。
而这些细节，正式一切HIFI器材必需追求的，这也是HIFI与普通民用设备的根本区别。
音箱分频器电路的作用1.在播放音乐时，由于扬声器单元本身的能力与构造限制，只用一个扬声器难以覆盖全部频段，而假如把全频段信号不加分配地直接送入高、中、低音单元中去，在单元频响范围之外的那局部“多余信号”会对正常频段内的信号复原产生不利影响，以至可能使高音、中音单元损坏。
由于这个缘由，设计师们必需将音频频段划分为几段，不同频段用不同扬声器停止放声。
这就是分频器的由来与作用。
2.分频器就是音箱中的“大脑”，对音质的好坏至关重要。
功放输出的音乐讯号必需经过火频器中的各滤波元件处置，让各单元特定频率的讯号经过。
要科学、合理、严谨地设计好音箱之分频器，才干有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位精确，才能使高、中、低音播放出来的音乐层次清楚、合拍，明朗、温馨、宽广、自然的音质。
3.在实践的分频器中，有时为了均衡高、低音单元之间的灵活度差别，还要参加衰减电阻；另外，有些分频器中还参加了由电阻、电容构成的阻抗补偿网络，其目的是使音箱的阻抗曲线心理平整一些，以便于功放驱动。
音响二分频器电路图（一）6db分频方式与24db分频方式比较.6db分频裸露分频方式易于调整出平直的声压，但中频及中低频段的调整远不及24ab分频方式易于得心应手，24ab分频方式用的元件多，并将频段分割来调整，对于声压频率特性的平直要比6ab分频方式难调得多。
实验2 分频电路和数字时钟
实验2 分频电路和数字时钟一、基于Quartus II 软件，用D 触发器设计一个2分频电路，并做波形仿真，在此基础上，设计一个4分频和8分频电路，做波形仿真。
实验工具：Quartus Ⅱ8.0 实验步骤：（1）工程设计步骤：（2）分频电路设计：实验内容：（一）二分频电路 （1）原理图设计：如图1-1图1-1 二分频电路（2）综合综合报告：如图1-2图1-2 二分频综合报告流动状态 软件版本 修复名称 顶层文件 器件系列所有逻辑资源所有寄存器 所有引脚 所有虚拟引脚 所有存储器 器件型号 时间模型（3）功能仿真二分频电路功能仿真波形图：如图1-3图1-3 二分频功能仿真图结论：时钟的一个周期为100ns，频率为1/100，输出的一个周期为200ns，频率为1/200。
输出的频率为时钟的1/2。
所以二分频电路的仿真结果是正确的。
（4）时序仿真二分频电路时序仿真波形图：如图1-4图1-4 二分频时序仿真图结论：时序仿真时，输出的波形明显出现了延时。
时钟的一个周期为100ns，频率为1/100，输出的一个周期为200ns，频率为1/200。
输出的频率为时钟的1/2。
虽然出现了延时，但二分频电路的仿真结果仍然是正确的。
最大工作频率：450MHZ 如图1-5图1-5 最大工作频率延时情况：tco时钟至输出的延时为5.736s 如图1-6注：tsu（建立时间），th（保持时间），tco（时钟至输出延时），tpd（引脚至引脚延时）图1-6 延时情况图（5）封装二分频电路的封装：如图1-7图 1-7 二分频电路封装（二）四分频电路和八分频电路 （1）原理图设计：如图 2-1图 2-1 四分频电路和八分频电路（2）综合综合报告：如图2-2图 2-2 综合报告（3）功能仿真四分频电路和八分频电路功能仿真波形图：如图2-3图2-3四分频电路和八分频电路功能仿真波形图八分频输出四分频输出二分频输出时钟输入结论：时钟的一个周期为100ns，频率为1/100，2OUT输出的一个周期为200ns，频率为1/200；4OUT输出的一个周期为400ns，频率为1/400，是时钟频率的1/4；8OUT输出的一个周期为800ns，频率为1/800ns，是时钟频率的1/8.所以四分频电路和八分频电路的仿真结果是正确的。
课程设计—分频器的制作
电子技术课程设计报告学院：专业班级：学生姓名：学号：指导教师：完成时间：成绩：分频器的制作设计报告一. 设计要求把1000HZ的信号分成500Hz，100Hz的信号，用拨动开关控制。
发挥部分：1、200Hz信号的产生 2、倍频信号的产生。
二. 设计的作用、目的1、掌握运用中规模集成芯片设计分频器的方法。
2、掌握使用与非门、555单稳态产生倍频信号的方法。
三.设计的具体实现1、单元电路设计(或仿真)与分析1、分频信号的产生：电路图如下74ls192是同步十进制可逆计数器，具有双时钟输入，并具有异步清零等功能。
在此电路中，计数器处于加计数状态，输入脉冲1000Hz由5脚输入，用清零法组成进制可变的计数器，并通过单刀双掷开关控制。
仿真结果图如下：①当开关拨到1档时，上面频率计数器计输入信号频率为1000Hz，下面频率计数器计数频率为500Hz信号。
②当开关拨到2档时，上面频率计数器计输入信号频率为1000Hz，下面输出频率计数器显示100Hz信号。
2、200Hz信号的产生：电路图如下74ls192是同步十进制可逆计数器，具有双时钟输入，并具有异步清零等功能。
仿真结果图如下：在此电路中，计数器处于加计数状态，输入脉冲1000Hz由5脚输入，用清零法组成进制可变的计数器，2脚即输出200Hz信号。
2、倍频信号的产生：倍频信号原理图如下，输入信号由最左端输入方波（频率大于1000Hz并且峰峰值大于3v小于5v效果好）其中第一个与非门连接成非门使用，起着对输入信号倒相的作用。
这样，当有一个方波脉冲信号输入时，由C1、R1组成的微分电路将在脉冲信号的前沿产生一个正向微分脉冲信号，同时在方波下降沿处产生负向脉冲，另一路经过反相后，C2、R2微分电路产生负向脉冲（另一路产生正向脉冲同时）和负向脉冲，经过二极管滤除正向脉冲作为555单稳态的2脚触发端输入信号，而555单稳态3脚输出倍频后的方波。
仿真结果图如下：左端频率计数器显示的是输入的1000Hz的信号，右端频率计数器显示的是倍频后输出的2000Hz的信号示波器显示：号2000Hz。
二分频电路实验报告参考模板
实验二⒈原理图输入设计分频电路一、实验目的：用D触发器设计一个2分频电路在此基础上，设计一个4分频和8分频电路。
二、原理说明：用D触发器设计一个2分频电路，封装元件，串联元件可生成4分频和8分频电路。
三、实验内容：用D触发器设计一个2分频电路，并做波形仿真，在此基础上，设计一个4分频和8分频电路，做波形仿真。
四、实验环境：计算机、Quartus II 软件。
五、实验流程：用D触发器设计一个2分频电路，并做波形仿真，在此基础上，设计一个4分频和8分频电路，做波形仿真。
六、实验步骤：1.用D触发器设计一个2分频电路，封装元件，并做波形仿真。
（1）2分频电路原理图：图1.1 2分频电路原理图（2）综合报告：图1.2 综合报告（3）功能仿真波形图：图1.3功能仿真波形图：时序仿真波形图:图1.4时序仿真波形图（4）时序仿真的延时、最大工作频率、建立时间和保持时间的情况：图1.5 时钟至输出延时图1.6 最大工作频率（5）封装元件：图1.6 元件封装图2. 利用2分频电路元件设计4分频电路，并做波形仿真。
（1）4分频电路原理图：图2.1 4分频电路原理图（2）综合报告：图2.2 综合报告（3）功能仿真波形图：图2.3 功能仿真波形图时序仿真波形图：图2.4时序仿真波形图（4）时序仿真的延时、最大工作频率、建立时间和保持时间的情况：图2.5最大工作频率图2.6时钟至输出延时3. 利用2分频电路元件设计8分频电路，并做波形仿真。
（1）8分频电路原理图：图3.1 8分频电路原理图（2）综合报告：图3.2 综合报告（3）功能仿真波形图：图3.3功能仿真波形图时序仿真波形图：图3.4时序仿真波形图（4）时序仿真的延时、最大工作频率、建立时间和保持时间的情况：图3.5 最大工作频率图 3.6时钟至输出延时2.原理图输入设计简单数字钟电路一、实验目的：设计一个能计时（12小时）、计分（60分）和计秒（60秒）的简单数字钟电路。
VHDL语言分频器的设计 ppt课件
else
cnt2 <= 0;
end if;
end if;
end process;
clkout <= '1' when cnt1<(N-1)/2 or cnt2<(N-1)/2 else
'0';
end a;
2021/3/26
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仿真结果
从波形图可以看到，clkout是clkin的5分频。
2021/3/26
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奇数分频器的VHDL源程序
Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Use ieee.std_logic_arith.all;
end if;
end process;
process(cnt) --根据计数值，控制输出时钟脉冲的高、低电平
begin
if(cnt<n/2) then
clkout <= '1';
else
clkout <= '0';
end if;
end process;
End a;
2021/3/26
VHDL语言分频器的设计 ppt课件
2021/3/26
VHDL语言分频器的设计 ppt课件
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偶数分频器的VHDL源程序(1)
Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Use ieee.std_logic_arith.all;
现代音响与调音技术图示均衡器压扩器电子分频器
•压限器的工作原理
•压缩器实际上是一个自动音量控制器，它是由 带有自动增益控制(AGC)的放大电路组成的。 当输入信号超过称为阈值(Threshold)的预定电 平(也称压缩阈或门限)时，压缩器的增益就下 降，使得信号被衰减。
5 阈值电平 4. 6. 应提升的信号电平
这段频率影响音色的空间感，这是因 为乐音的基音大多在这段频率以上。 这段频率是房间或厅堂的谐振频率。 这段频率很难表现，在一些HiFi音响 中，不惜切掉这段频率来保证音色的 一致性和可听性。
大鼓、定音鼓，还 有钢琴、大提琴、 大号等少数存在极 低频率的乐器
•实践证明，在150～500Hz频段影响语音的清晰度， 2～4kHz频段影响人声的明亮度，这是音质的敏感 频段；频率响应的中低频段和中频段的波峰、波 谷都严重影响音色的丰满度；相对而言，125Hz以 下和8kHz以上对音色的影响不是很大，因为人耳 难以分辨清楚，但这个频段对音质很重要，尤其 对高层次的音乐要求更是如此：125Hz以下不足音 质欠丰满，8kHz以上缺乏则音质表现力欠佳，缺 乏色彩与细腻的魅力。
多种。
现代音响与调音技术图示均衡器压扩 器电子分频器
• 一般常用的专业多频段图示均衡器有单通道15 段和31段及双通道15段和31段四种。双通道均衡 器两个通道的频率特性独立调整，互不影响。一般 15段均衡器的中心频率按2/3倍频程选取， 31段 频率均衡器，以选择1/3倍频程为好,各频率点的最 大提升和最大衰减因均衡器不同而异，一般多为 ±15dB和±12dB。
•(7)16KHz以上的频率不宜提升过高，防止在特殊 情况下将高频扬声器烧毁；20Hz、25Hz的低频也 不应提升过多，那样容易对低音扬声器造成冲击。
项目五 2.5分频器的原理图输入设计
新建原理图文件counter_3.bdf。 放置元件，调整元件位置。
四、项目实施——1. Quartus Ⅱ原理图设计
完成连线、并重新命名管脚
四、项目实施——1. Quartus Ⅱ原理图设计
(3) 项目编译
分析综合
点击Quartus Ⅱ软件工具条上的快捷按钮 进行分析综合。
评价标准
良
能根据项目要求完成资 讯及学习，能制订合理 的行动计划。
及格
能根据项目要求完成 资讯及学习，能制订 合理的行动计划
分频器软硬件设计基本 正确，项目方案需要调 整。
能正确使用QuartusII 软件综合、编译、仿真 并下载程序到学习板， 能正确调试电路，基本 完成项目要求。
分频器软硬件设计思 路基本正确，但有一 定缺陷。
到LED上。 硬件电路：
三、项目分析
3.软件设计思路
先用JK触发器设计模3计数器（可直接利用前续项 目原理图文件生成图元），再用D触发器设计2分频 器，再按照电路结构图，完成2.5分频器的设计。
逻辑电路图：
四、项目实施
硬件平台准备
微机一台（Windows XP系统、安装好 Quartus Ⅱ5.0等相关软件）
《EDA技术应用》项目课件
项目五 2.5分频器的原理图输入设计
一、项目描述
1. 项目任务
分频器是数字逻辑电路中常用的电路。分频器用 于将较高频率的时钟脉冲分频得到频率较低的时 钟脉冲。
分频器根据分频系数不同，可分为整数分频器 （如2分频、3分频等）和分数分频器（如2.5分频 器、3.75分频器等）
，对分频器工程
引脚分配
完成分频器的分析综合过程，得到工程的数据库文件以后， 需要给分频器的输入输出引脚进行引脚分配。
5+数控分频器的设计功能仿真
psout
d1[7..0]
INPUT VCC
CLRN inst2
d2[7..0]
INPUT VCC NOT
NOT
inst3 inst4
9
练习:实现1个正计时60秒的秒表 并用实验平台验证(80分钟）
根据下图所示的波形，设计数控分频器，并对 设计中的各语句功能、设计原理及逻辑功能进 行详细的描述。
6
实验演示：
硬件验证设计数控分频器的功能。
采用模式5 1，左下脚时钟线路线至J17的CLKB0，建议使用 16384HZ 2，时钟输出用连DB0（J6）,将DB0跳线至蜂鸣器 信号（实验箱下面，键2键3中间往下处）的上端,再 连蜂鸣器输出 3，按键8复位 4，按键4，3，2，1控制分频的倍数 5，数码2，1显示分频的倍数，以16进制显示
方法。Байду номын сангаас
实验原理：数控分频器的功能就是当在输入端给
定不同输入数据时，将对输入的时钟信号有不同的 分频比，数控分频器就是用计数值可并行预置的加 法计数器设计完成的。
DVF CLK D[7..0]
INPUT VCC INPUT VCC
CLK D[7..0]
FOUT
OUTPUT
FOUT
inst
5
任务：
7
练习：
思考题：怎样利用两个数控分频器模块设计 一个电路，使其输出方波的正负脉宽的宽度分 别由两个8位输入数据控制。
VCC
clk
INPUT VCC
lcnt8 clk ld d[7..0] inst cao
lcnt8 clk ld d[7..0] inst1 cao
分频的verilog语言实现
分频的Verilog实现1.分频：在实际应用中，自己设计的开发板上不会去装多个晶振来产生不同频率的时钟信号，这就要我们在已有的基础上自己来创造设计电路中所需要的时钟信号来，有时候所需要的频率并不是在已有的频率上直接进行简单的整数分频就可以得到的，有时需要进行小数的分频。
2.在分频的过程中，偶数分频并不困难，若要进行2N次分频的话，只需要计数到N的时候，波形进行翻转就行了，或者在最后一级加一个2分频也可以实现。
下面是我写的一个偶数分频的代码：module div2n(rst,clk,cnt,clk_2n);//偶数次分频input rst,clk;output clk_2n,cnt;reg [3:0] cnt;//刚开始没有定义计数的位宽仿真的时候老是出现输出为0的现象，看似很简单的程序搞的有些纠结啊reg clk_2n;always @(posedge clk )beginif(rst) //若复位信号为高电平则计数清零和输出清零begincnt<=0;clk_2n<=0;endelseif(cnt==3)//进行8分频，这里的cnt取不同的值进行其他的分频，若计数到达4时从0开始的输出电平翻转beginclk_2n<=~clk_2n;cnt<=0;endelse cnt<=cnt+1;endendmodule功能仿真波形以及后仿真波形如下：从后仿真中可以明显的看出输出时钟信号和输入的标准信号有延迟时间，在计数寄存器中出现了相邻两个数之间的竞争，但是没有出现在时钟的上升沿，不会引起最后实现的错误！奇数分频：若奇数分频中不考虑占空比的话，分频代码可以按照偶数分频的思路来写，但是大多数情况下需要考虑的是使占空比设计为50%。
若要进行奇数次的分频而且要求占空比为50%可以采用：用两个计数器，一个由输入时钟下降沿触发，一个由输入时钟的上升沿触发，最后将两个计数器的输出进行相或，就可得到。
关于分频器的FPGA实现整理思路
关于分频器的FPGA实现整理思路分频器是⽤的最⼴的⼀种FPGA电路了，我最初使⽤的是crazybingo的⼀个任意分频器，可以实现⾼精度任意分频的⼀个通⽤模块，他的思想在于⾸先指定计数器的位宽⽐如32位，那么这个计数器的最⼤值就是2^32=4294967296，假设系统时钟为50MHz，那么假如要想实现输出频率为fout，那么可以使⽤的频率控制字为：K满⾜关系：，那么设计计数器在每个时钟上升沿累加的值为K，当计数值为2^31时，clkout=1;否则clkout=0.最终即可以实现任意频率的输出，精度的计算⽅法为当K=1时，可以得到clkout=0.0116415321826934814453125Hz，也即是说可以输出的最⼩频率为0.011Hz此外我们最为常见的分频器分为以下4种分析：1.偶数分频最简单，要想得到分频系数为N的频率输出，设定⼀个计数器，这个计数器从零开始加1，当加到N/2-1时计数器清零，或者clkout翻转，以此循环，即可实现偶数倍分频。
2.奇数分频（分占空⽐不确定以及占空⽐50%）⽅法⼀：分频系数为N，占总⽐不确定：以三（N）分频为例，上升沿触发计数，计数器计数到1（N-1）/2时输出时钟翻转，计数到2（N-1）时再次翻转.代码为产⽣1/11占空⽐为⼗⼀分频时钟：在计数值为9和10时均反转时钟，是产⽣抽样脉冲的有效⽅法：always @(posedge clk or posedge rst) beginif(rst)begin//复位cnt<=0;clk_div11<=0;endelseif(cnt==9) beginclk_div11<=~clk_div11; //时钟翻转cnt<=cnt+1; //继续计数endelseif(cnt==10) beginclk_div11<=~clk_div11; //时钟翻转cnt<=0; //计数清零endelsecnt<=cnt+1;end占空⽐50% ，则可以在上⾯的基础上，加上⼀个下降沿触发计数，然后将上升沿和下降沿产⽣的时钟进⾏相或运算，即可得到奇数分频输出。
分频器
目录1、主要功能 (2)2、电路实现流程图 (2)3、半整数分频器的设计原理图 (1)4.半整数分频器的的RTL图 (3)5 程序的调试分析与仿真 (3)6 总结 (5)7 附录 (5)1、主要功能用VHDL语言设计一个半整数分频器，当在输入端给定不同输入数据时，将对输入信号有不同的半整数分频比。
2、电路实现流程图半整数分频器由模N 计数器、异或门和一个2 分频器构成。
异或门和2分频器组成脉冲扣除电路, 首先进行模N 的计数, 在计数到N - 1时, 将输出时钟赋为1, 而当回到计数0时, 又赋为0, 这样, 当计数值为N - 1时, 输出时钟才为1, 因此, 只要保持计数值N - 1 为半个输入时钟周期, 亦即脉冲扣除, 即可实现N - 0.5 分频时钟。
图1给出了通用半整数分频器的电路组成。
图1 电路实现流程图3、半整数分频器的设计原理图分频系数为N-0.5的分频器电路可由一个异或门、一个模N计数器和一个二分频器组成。
在实现时，模N计数器可设计成带预置的计数器，这样可以实现任意分频系数为N-0.5的分频器。
图2 半整数分频器的设计原理图4.半整数分频器的的RTL 图图3 半整数分频器的的RTL 图5 程序的调试分析与仿真通过改变预置数preset ，输出任意不同的半整数分频比，选择性分析： 第一次预置数preset 为2，半整数分频比为1.5，其仿真波形如图5.1所示。
图5.1半整数分频比为1.5的仿真波形由图中outclk2与inclk 的波形可以看出，outclk2会在inclk 每隔1.5个周期处产生一个上升沿，从而实现分频系数为1.5的分频器。
设inclk 为150MHz ，则outclk2为100MHz第二次预置数preset 为3，半整数分频比为2.5，其仿真波形如图5.2所示。
图5.2半整数分频比为2.5的仿真波形由图中outclk2与inclk的波形可以看出，outclk2会在inclk每隔2.5个周期处产生一个上升沿，从而实现分频系数为2.5的分频器。