JK触发器_D触发器_RS触发器_T触发器_真值表
触发器真值表
任务1触发器电路一、实验目的1、掌握D触发器、JK触发器等基本触发电路的原理与设计2、掌握时序电路的分析与设计的方法3、学习VHDL语言中构造体的不同描述方式的异同二、实验内容1、编写VHDL语言源程序，实现D触发器、JK触发器等基本触发电路2、扩展任务：设计其他如RS触发器，并分析它们相互转化的方法3、通过模拟和仿真，分析和验证各种出发器的逻辑功能及其触发方式三、实验要求1、列写D触发器、JK触发器的真值表2、编写实现D触发器、JK触发器功能的VHDL语言程序3、利用实验装置验证程序正确性，分析触发的方式4、写出完整的实验报告(包括上述图表和程序等)四、实验原理说明1、正边沿触发的D触发器的电路符号如图2-4所示。
从输入输出引脚而言，它有一个数据输入端d，一个时钟输入端clk和一个数据输出端q。
D触发器的真值表如表2-2所示。
从表中可以看出：D触发器的输出端只有在正边沿脉冲过后，输入端d的数据才可以被传递到输出端q。
表1D触发器真值表数据输入端时钟输入端clk 数据输出端qdX 0 不变X 1 不变0 - 01 - 12、带复位和置位功能的JK触发器电路符号如图2-5所示。
JK触发器的输入端有置位输s 复位输入clr，控制输入j和k，时钟输入clk；输出端有数据输出q和反向输出qb。
JK触发器的真值表如表2-3所示。
表2-3JK触发器真值表输入端输出端st clr clk j k Q qb0 1 X X X 1 01 0 X X X 0 10 0 X X X X X1 1 - 0 1 0 11 1 - 1 1 翻转翻转1 1 - 0 0 保持保持1 1 - 1 0 1 01 1 0 X X 保持保持编辑本段真值表定义表征逻辑事件输入和输出之间全部可能状态的表格。
真值表列出命题公式真假值的表。
通常以1表示真，0 表示假。
命题公式的取值由组成命题公式的命题变元的取值和命题联结词决定，命题联结词的真值表给出了真假值的算法。
数字电子技术试卷试题答案汇总(完整版)
数字电子技术基础试卷试题答案汇总一、填空题（每空1分，共20分）1、逻辑代数中3种基本运算是 ， ， 。
2、逻辑代数中三个基本运算规则 ， ， 。
3、逻辑函数的化简有 ， 两种方法。
4、A+B+C= 。
5、TTL 及非门的u I ≤U OFF 时，及非门 ，输出 ，u I ≥U ON 时，及非门 ，输出 。
6、组合逻辑电路没有 功能。
7、竞争冒险的判断方法 ， 。
8、触发器它有 稳态。
主从RS 触发器的特性方程 ， 主从JK 触发器的特性方程 ，D 触发器的特性方程 。
二、 选择题（每题1分，共10分）1、相同为“0”不同为“1”它的逻辑关系是 （ ） A 、或逻辑 B 、及逻辑 C 、异或逻辑2、Y （A ，B ，C ，）=∑m （0，1，2，3）逻辑函数的化简式 （ ） A 、Y=AB+BC+ABC B 、Y=A+B C 、Y=A3、 A 、Y=AB B 、Y 处于悬浮状态 C 、Y=B A +4、下列图中的逻辑关系正确的是 （ ） A.Y=B A + B.Y=B A + C.Y=AB5、下列说法正确的是 （ ） A 、主从JK 触发器没有空翻现象 B 、JK 之间有约束 C 、主从JK 触发器的特性方程是CP 上升沿有效。
6、下列说法正确的是 （ ）A 、同步触发器没有空翻现象B 、同步触发器能用于组成计数器、移位寄存器。
C 、同步触发器不能用于组成计数器、移位寄存器。
7、下列说法是正确的是 （ ）A 、异步计数器的计数脉冲只加到部分触发器上B 、异步计数器的计数脉冲同时加到所有触发器上 C 、异步计数器不需要计数脉冲的控制8、下列说法是正确的是 （ ）A 、施密特触发器的回差电压ΔU=U T+-U T-B 、施密特触发器的回差电压越大，电路的抗干扰能力越弱 C 、施密特触发器的回差电压越小，电路的抗干扰能力越强9、下列说法正确的是（）A、多谐振荡器有两个稳态B、多谐振荡器有一个稳态和一个暂稳态C、多谐振荡器有两个暂稳态10、下列说法正确的是（）A、555定时器在工作时清零端应接高电平B、555定时器在工作时清零端应接低电平C、555定时器没有清零端三、判断题（每题1分，共10分）1、A+AB=A+B （）2、当输入9个信号时，需要3位的二进制代码输出。
实验八 触发器
1 0
1S C1 1R
Q主
1S C1
Q
CLK K
Q主
1R
Q
R主＝0
，即Q*= 1 , Q* = 0
5.4 脉冲触发的触发器
④J＝1，K＝1 若Q＝0， Q＝1 S主＝1，R主＝0
在CLK＝1时，主 触发器翻转为“1” 即 Q*主= 1 在CLK的 Q*= 1 若Q＝1， Q＝0 在CLK的
J
1 1
1S C1 1R
Q主
1S C1
Q
CLK K
Q主
1R
Q
，从触发器由“0 ”翻转为“1”，即 S主＝0 在CLK＝1时，主触 发器翻转为“0”， 即 Q*主= 0 Q*= Q
R主＝1
，即Q*= 0, Q* = 1
5.4 脉冲触发的触发器
其功能表如表5.4.2所示 表5.4.2
CLK J
实验八 触发器
实验目的
1、掌握基本RS、JK、T和D触发器的逻辑功能
2、掌握集成触发器的功能和使用方法 3、熟悉触发器之间相互转换的方法
实验原理
触发器概述 定义：能够存储1位二值信号的基本单元电路。 特点：a.具有两个能自行保持的稳定状态，用来 表 示逻辑状态的0和1,或二进制数的0和1 ; b.根据不同的输入信号可以置1或0. 分类: a. 按触发方式：电平触发器、脉冲触发器和边沿 触发器 b. 按逻辑功能方式：SR锁存器、JK触发器、D触 发器、T触发器、T触发器 c. 按结构：基本SR锁存器、同步SR触发器、主 从触发器、维持阻塞触发器、边沿触发器等
Q 1 0 1
× 0 1
1
也称为D锁存器，其特点是 在CLK的有效电平期间输出 状态始终跟随输入状态变化， 即输出与输入状态相同。
复习题(数电答案)
1．下列四种类型的逻辑门中，可以用（ D ）实现与、或、非三种基本运算。
A. 与门 B. 或门 C. 非门 D. 与非门 2. 根据反演规则，CD C B A F ++=)(的反函数为（A ）。
A. ))((''''''D C C B A F ++= B. ))((''''''D C C B A F ++= C. ))((''''''D C C B A F += D. ))(('''''D C C B A F ++= 3.逻辑函数F=)(B A A ⊕⊕ =（ A ）。
A. BB. AC. B A ⊕D. B A ⊕4. 最小项ABCD 的逻辑相邻最小项是（ A ）。
A. ABCDB. ABCDC. ABCDD. ABCD 5. 对CMOS 与非门电路，其多余输入端正确的处理方法是（D ）。
A. 通过大电阻接地（>1.5K Ω）B. 悬空C. 通过小电阻接地（<1K Ω）D. 通过电阻接+VCC 6. 下列说法不正确的是（ C ）。
A ．当高电平表示逻辑0、低电平表示逻辑1时称为正逻辑。
B ．三态门输出端有可能出现三种状态（高阻态、高电平、低电平）。
C ．OC 门输出端直接连接可以实现正逻辑的线与运算。
D ．集电极开路的门称为OC 门。
7．已知74LS138译码器的输入三个使能端（E 1=1， E 2A = E 2B =0）时，地址码A 2A 1A 0=011，则输出 Y 7 ～Y 0是( C ) 。
A. 11111101B. 10111111C. 11110111D. 111111118. 若用JK 触发器来实现特性方程为1+n QQ AB Q +=A ，则JK 端的方程为（ A ）。
A.J=AB ，K=AB.J=AB ，K=AC. J =A ，K =ABD.J=B A ，K=AB 9．要将方波脉冲的周期扩展10倍，可采用（ C ）。
数字电路(第四章触发器)
同步式触发器——电平触发方式，一般高电平触发； 维持阻塞触发器——边沿触发方式，一般上升沿触发；
边沿触发器——边沿触发方式，一般下降沿触发；
主从触发器——主从触发方式。
14
时钟输入CP： 时钟脉冲输入端，通常输入周期性时钟脉冲。
数据输入端：
又叫控制输入端。四种触发器：SR—S，R；D—D； JK—J，K；T—T。 初态Qn: 可称现态，某个时钟脉冲作用前触发器状态。
38
主从式JK触发器
Q
&1
Q
&2 &4
R'
从触发器
&3
S' Q'
Q'
&5 &7
J
&6
1
CP
主触发器
&8
K
CP
39
主、从触发器都是电平触发的同步式触发器 主从触发器在一个时间脉冲（CP）作用下，工作 过程分两个阶段（双拍工作方式）。
1）CP=1，主触发器接收控制信号J、K，状态反映 在 Q' 和 Q' 上， CP = 0 从触发器被封锁，保持原来状态。 2）在CP下降沿（负跳变时刻），从触发器向主触发器看齐。 负跳变时，主触发器被封锁，保持原状态不变。此时，从 触发器封锁被解除取与主触发器一致的状态。
次态Qn+1:某个时钟作用后触发器的状态。（新状态）
15
描述时钟触发器逻辑功能时，采用四种方式：
功能真值表：（表格形式） 在一定控制输入下，在时钟脉冲作用前后，初态向次态转 化的规律（状态转换真值表） 激励表：（表格形式）
在时钟脉冲作用下，实现一定的状态转换（Qn—Qn+1），应 有怎样的控制输入条件。
第5章-触发器
JK 00 01 10 11
Qn+1 Qn 0 1 Qn
CP
在CP上升沿时,接受J、K 信息,Q不变化
在CP下降沿时,根据接受 到旳J、K信息，Q变化
主从型J－K触发器工作波形图举例
J K Qn+1
CP
0 0 Qn
01 0
J
10 1
1 1 Qn
K
CP
接受JK 信号
Q Q状态 转变
0
置1 清0 翻转 翻转
2、触发器功能表
CP R S Q n+1 1 0 0 Qn 1 01 1
阐明 保持 置1
1 1 0 0 清0
&
&
1 1 1 不定 防止
R
R、S
控制端
CP
S
CP: 时钟脉冲
(Clock Pulse)
0 Qn 保持
3、逻辑符号
Q
Q
R
S
R CP S
4、特征方程
Qn+1=S+RQn SR=0（约束条件）
• 主从触发器旳特点 由两个触发器构成（主触发器和从触发器） 触发方式：主从触发方式（上升沿接受，下降沿触发）
5.4.1 主从RS触发器
1、构造：两个同步RS触发器构成，主从两触发器时钟脉冲反相 2、原理：CP：主触发器输入暂存，CP：从触发器封锁，保持原 状态；时钟后沿出现后从触发器接受主触发器信号而主触发器被 封锁。 3、优点：防止空翻现象 4、缺陷：CP高电平期间受R、S变化旳影响会造成误动作
指R、S从01或10变成11时,输出端状态不变
R-S触发器真值表
Q 1
&
01 RD
Q 1
数字电路锁存器详解
5.3 门控锁存器
1、门控 RS锁存器 电路结构和工作原理
门控RS锁存器是在基本锁存器的基础上增加两个与门G3 和G4，由锁存使能信号E控制。
≥1
G4
≥1
G3
E
E = 0 时， G3和G4 被封
锁，Q3和Q4都为 0 ，S、
R端的电平不影响输出，
基本锁存器保持；
E
E = 1 时， G3和G4开放，
S
R Q
Q
不 置1 允 置1 置0
许
置1
保不 持允
许
不 确 定
9
5、与非门组成的基本RS锁存器
Q G1 &
R
Q
&
G2
S
Q
Q
R
S
RS
10
这种触发器的触发信号是低电平有效，因此在逻 辑符号的输入端处有小圆圈。
11
基本锁存器的特点总结
◆有两个互补的输出端，有两个稳定的状态 ◆有复位（Q=0）、置位（Q=1）、保持原状态三种功能 ◆ R为复位输入端，S为置位输入端，可以是低电平有效， 也可以是高电平有效，取决于锁存器的结构 ◆由于反馈线的存在，无论是复位还是置位，有效信号只 需要作用很短的一段时间，即“一触即发”
要求CP高电平期间J、 K的状态保持不变。
CP
Q F主 Q
S CP R
1
&
&
J.
CP
K
1 0
逻辑功能分析 (1)J=1,K=1
设触发器原态为“0”态
翻转为“1”态 状态不变
Q
.
0 1
Q.
1 0
Q F从 Q
S CP R
数电模拟试卷
江西科技师范大学《数字电路》模拟试卷一――――――――――――――――――――――――――――――――――一、填空( 每空 1 分，共15 分)1.（17.25）10＝（）22.（65．52）10=（）8421ＢＣＤ＝（）163. [-0101]的原码是[ ]原，补码是[ ]补。
4. 格雷码的特点是相邻两个码组之间有（）位码元不同。
5. 若1010是余三码的一组代码，则它对应的十进制数是（）。
6. 除去有高、低电平两种输出状态外，三态门的第三态输出是（）状态7. 逻辑变量A 和2003个1异或的结果（）。
8. 二进制编码器，输入( )信号，输出( )码9. 要求JK触发器的状态由0→1，其激励输入端JK应为（）。
10. 用n级触发器组成的计数器，其最大计数模是（）。
11. 只读存储器ROM的功能是（）。
12. 将模拟信号转换为数字信号，应选用()电路。
二．选择题（每小题 2 分，共10 分）1.如图所示的电路，输出F的状态是（）A、AB、AC、1D、02. 若已知V DD=12V，V T=3V，则CMOS反相器输出高电平为（）A、3VB、12VC、9VD、3.6V3. 图示卡诺图的标准与或式是（）。
（A为权值高位）A、∏M(0,1,3,5,7,9)B 、∏M(0,1,2,5,6,9)C 、∑M(2,4,6,8,10,11,12,13,14,15)D 、∑M(3,4,7,8,10,11,12,13,14,15)4. 设某函数的表达式F=A+B ，若用4选1多路选择器（数据选择器）来设计，则数据端D 0D 1D 2D 3的状态是（ ）。
（设A 为权值高位）A 、0001B 、0111C 、0101D 、10105. 三极管作为开关时工作区域是( )。
A. 饱和区+放大区B. 击穿区+截止区C. 放大区+击穿区D. 饱和区+截止区三．化简下列逻辑函数，并表示为最简与或式( 每小题5分，共10 分)1.F(A,B,C,D)=∑m (1,3,4,5,10,11,12,13,14,15) 2. F(A,B,C,D)=∑m (3,4,5,10,11,12) +∑d (1,2,13)四 判断下列函数是否存在险象，若有则消除。
触发器之间的相互转换
二、触发器之间的相互转换
将JK触发器转化为T、D触发器，很简单，大家都会，那如 何将T转换为JK、D触发器及如何将D转换为JK、T触发器呢？
D JK
已有 Qn+1 = D 欲得
因此，令 D J Qn KQn
J K
Qn+1 = JQn + KQn J Qn K Qn
1D Q CP C1 Q
测试方法及步骤：
1.R、S端和J、K端分别接逻辑开关Ki; 2.CP1接P端，加单次负脉冲，Q1端接电平显示器L。 3.先验证RS的置位、复位功能(填入表1)。 4.R=S=1时，改变J、K组态，记录输出端的状态。填入记录表，验证功
能（填入表二）。
5.将JK触发器的J、K端连着一起，构成T触发器。在CP端输入1KHz连 续脉冲，观察Q的变化，用双踪示波器观察CP、Q的波形，注意相位关 系，描绘之。
下面将介绍四种常用的计数制。
1、十进制计数制 对于十进制数，基数X=10，其整数位权值由右向左依次为个、十、
百、千、...而小数位由左向右依次为十分之一、百分之一、...很容易被 识别。例：
2、二进制计数制
对于二进制数，基数X=2，其整数位权值依次为 的权值为，
，小数位
例：
2．真值表 3.特征方程
Qn1 D
真值表
【任务实施】
测试内容一：
RS触发器功能测试：
测试方法及步骤：
1.用74LS00组成RS触发器； 2.R、S端分别接逻辑开关K, Q 端接 逻辑电平显示端L1,L2。 3.测试结果填入记录表即可。
测试内容二：
JK触发器74LS112功能测试
表一
数电填空题知识点总结
数电填空题知识点总结1、逻辑代数有与、或和⾮三种基本运算。
2、四个逻辑相邻的最⼩项合并，可以消去__2________个因⼦；__2n _______个逻辑相邻的最⼩项合并，可以消去n个因⼦。
3、逻辑代数的三条重要规则是指反演规则、代⼊规则和对偶规则。
4、n个变量的全部最⼩项相或值为 1 。
6、在真值表、表达式和逻辑图三种表⽰⽅法中，形式唯⼀的是真值表。
8、真值表是⼀种以表格描述逻辑函数的⽅法。
AB相邻的最⼩项有AB’C’，ABC ，9、与最⼩项CA’BC’。
10、⼀个逻辑函数，如果有n个变量，则有2n个最⼩项。
11、n个变量的卡诺图是由2n个⼩⽅格构成的。
13、描述逻辑函数常有的⽅法是真值表、逻辑函数式和逻辑图三种。
14、相同变量构成的两个不同最⼩项相与结果为0 。
15、任意⼀个最⼩项，其相应变量有且只有⼀种取值使这个最⼩项的值为 1 。
1．在数字电路中，三极管主要⼯作在和两种稳定状态。
饱和、截⽌2．⼆极管电路中，电平接近于零时称为，电平接近于VCC是称为。
低电平、⾼电平3．TTL集成电路中，多发射极晶体管完成逻辑功能。
与运算4．TTL与⾮门输出⾼电平的典型值为，输出低电平的典型值为。
3.6V、0.2V5．与⼀般门电路相⽐，三态门电路中除了数据的输⼊输出端外，还增加了⼀个⽚选信号端，这个对芯⽚具有控制作⽤的端也常称为。
使能端6．或⾮门电路输⼊都为逻辑1时，输出为逻辑。
7．电路如图所⽰，其输出端F的逻辑状态为。
18．与门的多余输出端可，或门的多余输出端可。
与有⽤输⼊端并联或接⾼电平、与有⽤输⼊端并联或接低电平10．正逻辑的或⾮门电路等效于负逻辑的与⾮门电路。
与⾮门11．三态门主要⽤于总线传输，既可⽤于单向传输，也可⽤于双向传输。
单向传送、双向传送12．为保证TTL与⾮门输出⾼电平，输⼊电压必须是低电平，规定其的最⼤值称为开门电平。
低电平、开门电平13．三态门中，除了⾼低电平两种状态外，还有第三种状态，这第三种状态称为⾼阻态。
触发器分类描述
它信号端如何连接,比较两种触发器的次态方程 可得到D＝T ⊕ Q，转换图如图1-6所示：
T
J
Q
CP
K
Q
图1.5 由JK触发器组成的T触发器
T
=1
D
Q
CP
Q
图1.6 由D触发器组成的T触发器
(5) T’触发器
T’触发器是在每个CP脉冲作用下，都会翻转。对于T触发器，当T＝1时，就变成了T’ 触发器。这种触发器非常适合于用作计数触发器。当D=Q时，原D触发器就成了T’ 触 发器，由CP脉冲上升沿触发；而当J＝K＝1时，原J-K触发器也成了T’ 触发器，由CP脉 冲下降沿触发。用J-K触发器、D触发器构成的 T’ 触发器分别如图1-7(a)、(b)所示。
解 此题信号K的某些跳变与CP脉冲的跳变发生在同一时刻，这是初学者容易感到疑惑的 地方，所以要注意到，画Q次态波形时应看CP脉冲下降沿前一刻的J、K值。画波形时， 从第1个CP脉冲开始分析，看它的下降沿前的J、K为何值，再依据J-K触发器真值表所述 的功能，确定Q的次态，也就是CP脉冲下降沿触发以后Q的新状态。例如图(a)中第1个 CP脉冲下降沿前一刻，J、K同为1，经CP脉冲触发后Q必然翻转，所以在第1个CP脉冲 下降沿后Q由1变为0。这样分析下去，直到最后一个CP脉冲为止。故该题正确的Q端工 作波形如图2-1(b)所示.
两种状态的转换叫“翻转”。
②发. 除器了演基变本而来RS的触T发触器发外器，，其不它光触有发控器制，输如入J信K触号发(J器，，K，DD触，发T器)，，还以有及触由发这信两号种，触称
数字电子逻辑 触发器R-S 、J-K、T、D 实验报告
福建农林大学计算机与信息学院信息工程类实验报告系：计算机系专业：计算机科学与技术年级： 07级姓名：学号：实验课程：数字电子技术基础实验室号：___田实验设备号： 9 实验时间： 2008-12-16 指导教师签字：成绩：实验四触发器R-S 、J-K、T、D一、实验目的和要求1、掌握基本RS、JK、T和D触发器的逻辑功能。
2、掌握集成触发器的功能和使用方法。
3、熟悉触发器之间相互转换的方法。
二、实验原理触发器是能够存储1位二进制码的逻辑电路，它有两个互补输出端，其输出状态不仅与输入有关，而且还与原先的输出状态有关。
触发器有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本逻辑单元。
1、基本RS触发器图4-1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。
基本RS触发器具有置“0”，置“1”和保持三种功能。
通常称S为置“1”端，因为S=0时触发器被置“1”；R为置“0”端，因为R=0时触发器被置“0”。
当S=R=1时状态保持，当S=R=0时为不定状态，应当避免这种状态。
基本RS触发器的逻辑符号见图4-1（b），二输入端的边框外侧都画有小圆圈，这是因为置1与置0都是低电平有效。
基本RS触发器也可以用两个“或非门”组成，此时置位为高电平有效。
2、JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。
本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。
引脚逻辑图如图4-2所示：图4-2 JK触发器的引脚逻辑图JK触发器的状态方程为：+1nn QnQ+=KQJ其中，J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。
Q和Q为两个互补输出端。
通常把Q=0、Q=1的状态定为触发器“0”状态；而把Q=1，Q=0定为“1”状态。
第3章 触发器
在数字电路中，凡在CP时钟脉冲控制下，根 据输入信号D情况的不同，具有置0、置1功能的 电路，都称为D触发器。
&
&
0
1
1
1
S
1
1
R
③ R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
Q
1
？
1
Q
S 1
R 0
Q 0 1 不变 不定
&
&
0
1
1
1 0
S
0
0
R
0
④ R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由于 与非门延迟时间不可能完全相等，在两输入端的0同时撤除后， 将不能确定触发器是处于1状态还是0状态。所以触发器不允许 出现这种情况，这就是基本RS触发器的约束条件。
根据与非逻辑关系，不难看出： Q (1) 当 R D = 0、S = 1时，则 Q =1， =0，触发器 处于置0（复位）状态。 Q (2) 当 R D = 1、 D = 0时，则 Q =0， =1，触发器 S 处于置1（置位）状态。 (3) 当 R = 1、S = 1时，则 Q = Q ，Q = Q ，触发 器状态保持不变。 (4) 当 R = 0、 S = 0时，两个与非门输出均为1， S 破坏了触发器的互补输出关系。而且当 R 、 同时发 生由0至1的变化，由于门G1、G2的延迟时间不一致， 使触发器的次态不确定，即 Q =×，这种情况是不允 许的。因此规定输入信号应遵循 R D S D 1 的约束条 件。
SD
&
Q
G
1
S
D
触发器
4.3边沿触发器 基本触发器和同步触发器的触发翻转是被控 制在一段时间间隔之内。这种触发器容易受到干 扰，可能引起电路误动作。 为此，产生了边沿触发器。边沿触发器的触 发翻转是在某一个时刻（时钟脉冲的上升沿或下 降沿）进行。
边沿触发器： 触发方式：边沿触发, 靠时钟脉冲CP上升沿或下降沿触 发。 正边沿触发器：靠CP脉冲上升沿触发。 负边沿触发器：靠CP脉冲下降沿触发。 可提高触发器工作的可靠性，增强抗干扰能力。
4.1 基本触发器 4.1.1 基本RS触发器 基本RS触发器是构成各种功能触发器的最基本 单元，所以称为基本触发器。 图示为两个与非门构成的逻辑电路。我们来 分析输出端Q、W的状态跟输入信号S、R的关系.
(1) 输出函数的逻辑表达式
⎧Q = S ⋅ W ⎪ (4.1.1) ⎨ ⎪W = R ⋅ Q ⎩
当D=1时，CP脉冲上升沿之后，触发器的次态Qn+1=1； D=0时，CP脉冲上升沿之后，触发器的次态Qn+1=0。
所以，同步D触发器的次态 Qn+1仅决定于输入D，而与现 态Qn无关。
4、同步D触发器特性表
同步D触发器特性表
D 0 1
Qn+1 0 1
备注 置0 置1
5、同步D触发器主要特点 1). 时钟电平触发，无约束问题。
2). CP=1期间跟随，CP下降沿到来时锁存。
CP=1期间，输出端Q的状态跟随输入端D变化。D怎么 变，Q就怎么变： 若D变为1，则Q随之变为1(Q变为0)； 若D变为0，则Q随之变为0(Q变为1)。 CP下降沿到来时锁存。此后无论D怎么变，Q不再 变——锁存，锁存的内容为CP下降沿瞬间D的值。 若欲使Q重新跟随D，则需要使CP重新为高电平。
⎧Q n +1 = S + RQ n ③特性方程 ⎨ 约束条件 ⎩R + S = 1
（完整版）触发器教案
（完整版）触发器教案第9章触发器【课题】9.1 概述【教学⽬的】了解触发器的特点和分类。
【教学重点】1.触发器的基本概念和基本特点。
2.触发器的分类。
【教学难点】触发器的不同触发⽅式。
【教学⽅法】讲授法【参考教学课时】1课时【教学过程】⼀、复习提问简要叙述组合逻辑电路的结构特点和功能特点。
⼆、新授内容1．触发器的基本特点（1）触发器由门电路构成，它有⼀个或多个输⼊端，有两个互补输出端。
（2）触发器有两个稳定状态，在外加信号的触发下，可以从⼀个稳态翻转为另⼀稳态。
（3）触发器的输出状态，不仅与当前的输⼊信号有关，还与电路原来的状态有关。
2．触发器的控制信号（1）置位、复位信号。
（2）时钟脉冲信号CP。
（3）外部激励信号。
3．触发器的种类（1）根据有⽆时钟脉冲触发可分为两类：⽆时钟触发器与时钟控制触发器。
（2）根据电路结构不同可分为3类：同步RS触发器、主从触发器和边沿触发器。
（3）根据逻辑功能不同可分为5类：RS触发器、JK触发器、D触发器、T触发器和T 触发器。
三、课堂⼩结1．触发器的基本特点。
2．触发器的控制信号。
3．触发器的种类。
四、课堂思考什么是触发器？它和门电路有什么区别？五、课后练习P198 想⼀想2。
【课题】9.2 RS触发器【教学⽬的】掌握RS触发器的电路结构、⼯作原理及逻辑功能。
【教学重点】1.基本RS触发器的电路组成。
2.基本RS触发器的逻辑符号、真值表、逻辑功能。
3.同步RS触发器的特点、时钟脉冲的作⽤。
4.同步RS触发器的逻辑符号、真值表、逻辑功能。
5.会绘制RS触发器的波形图。
【教学难点】根据输⼊信号波形绘制RS触发器的波形图。
【教学⽅法】讲授法【参考教学课时】2课时【教学过程】⼀、复习提问提问与、或、⾮基本门电路的逻辑功能。
⼆、新授内容9.2.1 基本RS触发器1. 电路结构及逻辑符号2. 逻辑功能3．波形分析（举例分析）4. 基本RS触发器的主要特点5. 集成RS触发器9.2.2 同步RS触发器1.电路结构和逻辑符号2.逻辑功能3．波形分析（举例分析）4. 同步RS触发器的主要特点三、课堂⼩结1．基本RS触发器2．同步RS触发器四、课堂思考基本RS触发器有何逻辑功能？哪种情况应当避免？五、课后练习1. P202 思考与练习题：2、3。
数电实验报告—触发器及其应用
实验三触发器及其应用一、实验目的1、熟悉基本RS触发器、D触发器的功能测试。
2、了解触发器的触发方式及出发特点。
3、熟悉触发器的实际应用。
二、实验设备数字电路实验箱、数字双踪示波器、74LS00、74LS74。
三、实验原理触发器是一个具有记忆功能的二进制信息存储器件，是构成时序电路的最基本逻辑单元。
也是数字逻辑电路中一种重要的单元电路。
触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
按其功能可分为RS触发器、JK触发器、D触发器、T和T'触发器。
触发方式有电平触发和边沿触发两种。
1、基本RS触发器是最基本的触发器。
如图所示由二个与非门交叉耦合构成。
具有置“0”、置“1”和“保持”三种功能。
2、D触发器在时钟脉冲CP的前沿（正跳变0 1）发生翻转，具有置0、置1两种功能。
D触发器应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生器等。
四、实验内容1、设计水泵开关要求水位上到B水泵关闭，水位下降到A水泵开启。
（74LS00）设A（B）为0表示水位低于A（B），A（B）为1时水位高于A （B）。
据此可列出真值表：A B RD SD Q0 0 1 0 11 0 1 1 保持1 1 0 1 0RD = B SD = A实现该逻辑功能的电路图如下：2、设计智力竞赛中二人抢答装置，要求先抢答者按下开关同时封锁后抢答者的开关控制，最后由主持人清除灯光显示。
利用74LS00和74LS74实现该设计：3、实现二分频电路二分频波形：。