FPGA 现代数字集成系统设计试题B

一、填空题题（共 15 分，每小题 1 分）

1.Verilog的模块通过与其它模块通信？

2.仿真时必须有两个性质不同的模块，一个是设计模块又称为DUT，另一个是

用于设计模块的激励和验证。

3.在verilog中用到的两类过程语句是initial和always。其不同处是

initial ，而always 。

4、在仿真时一般要用接近实际的最大timescale精度。因精度越高，仿真时间

步，仿真时间。使用适当的精度，可达到精度与仿真时

间的平衡。

5、若输出端输出X值，一种可能是输出net上发生，二是由一个

传递到net上引起。

6、在Verilog中可使用parameter定义一个参数表示一个常数，也可以用define

定义常数。它们的区别是parameter定义的常数。

7、在Verilog语言中，，声明了一个数据宽8bit、

存储深度32的存储器组的变量。

8、在过程块中可以说明过程时序。过程时序控制有三类，分别

是：、、。

9、 ASIC是专用集成电路，FPGA是ASIC中的可编程门阵列。按编程方式不同，FPGA

分为， 2种。

二、简答题（共 25 分，每小题 5 分）

1、简述D触发器的建立时间（setup time）、保持时间（hold time）和亚稳态

（metastability）的定义，并说明建立时间裕量和保持时间裕量的含义。

2、简介不同时钟域间信号传输可能出现的亚稳态传播现象，如何防止亚稳态的传播问

题。

3、什么是静态时序分析、动态时序仿真？简介各自的优缺点。

4、赋值语句assign通常给哪种类型的逻辑建模？过程块语句always通常给哪种类型

的逻辑建模？

5、~ 和！有什么不同？ && 和 & 有什么不同？

三、画出下面结构建模的电路图：（10分）

module M(Z , D0 , D1 , D2 , D3 , S0 , S1) ;

output Z;

input D0 , D1 , D2 , D3 , S0 , S1;

wire T1,T2, T3, T4;

and (T0 , D0 , S0bar , S1bar) ,

(T1 , D1 , S0bar , S1) ,

(T2 , D2 , S0 , S1bar) ,

(T3 , D3 , S0 , S1) ;

not (S0bar , S0) ,

(S1bar , S1) ;

or (Z , T0 , T1 , T2 , T3) ;

endmodule

四、画出clk, waito, edgeo信号的波形。（15分）

module wait_test;

reg clk, waito, edgeo;

initial begin clk = 0;edgeo=0;waito=0;end

always #50 clk = ~clk;

always @(clk) #10 edgeo = clk;

always wait(clk) #10 waito = ~waito;

endmodule

五、用verilog设计一个可综合带异步复位的可同步预置初值的7进制循环计数器？（15分）

六、设计一个自动饮料售卖机，饮料单价10分，投入硬币有5分和10分两种。若投入5分后按输入键，则找零5分，不出货；若投入2个5分或10分后按输入键，则出货：若投入1个5分和1个10分后按输入键，则出货，并找零5分。（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合可综合设计的要求。（20分）