实验一：半加器与全加器实验

实验一：半加器与全加器实验

（1）实验目的与任务

目的：理解半加器、全加器原理；掌握加法器Verilog编写方法；熟悉基于Quartus II软件的Verilog代码文本输入设计流程。

任务：基于Quartus II软件和EDA实验箱完成全加器的设计、仿真与硬件测试。

（2）实验设备

带有windows操作系统和Quartus II软件的PC机一台；EDA实验箱一台（包含电源线和下载线）。

（3）实验内容

基于Quartus II软件使用Verilog HDL设计半加器与全加器，并进行仿真和硬件测试。

硬件测试方案：使用拨码开关SW1（被加数）、SW2（加数）和SW3（进位输入）作为输入，以发光二极管LED0（和）和LED1（进位输出）作为输出。拨动SW1、SW2和SW3，LED0和LED1显示正确。

原理图：

注意：原理图中的SW0、SW1、SW2应该为实验箱上的SW1、SW2、SW3。

（4）实验步骤

①运行Quartus II软件，编写半加器和全加器的Verilog代码，并保存（半加器保存为h_adder.v，全加器保存为f_adder.v）。

②创建工程，工程名为f_adder，把h_adder.v和f_adder.v添加到工程中，选择目标芯片为Cyclone III系列的EP3C120F780C8，不使用第三方EDA工具。

③编译。

④使用Quartus II自带的仿真工具对全加器进行时序仿真（打开波形编辑器，设置仿真时间50us，波形文件存盘f_adder.vwf，将工程f_adder的端口信号节点选入波形编辑器中，总线数据格式设置和参数设置，编辑输入波形数据，启动仿真器，观察仿真结果）。

⑤引脚锁定。

⑥编译文件（产生JTAG编程文件f_adder.sof（掉电丢失）；并通过转换得到JTAG间接编程文件f_adder_file.jic（掉电不丢失））下载，硬件测试，随意拨动实验箱中的SW1、SW2和SW3，观察LED0和LED1的变化。

（5）实验作业

对全加器的仿真运行结果进行截图，把截图粘贴到《EDA技术实验报告1》的代码部分最后。

编写半加器和全加器的Verilog代码（h_adder.v和f_adder.v）并进行注释，上交编译后的工程文件夹，该文件夹里要有h_adder.v（带注释）、f_adder.v（带注释）、f_adder.sof和f_adder_file.jic等文件。

把“EDA技术实验报告1.docx”和“工程文件夹”放入以“完整学号+姓名”命名的文件夹（比如：541513430101常晓鹤）中，然后把该文件夹打包交给学习委员。