通用寄存器组

计算机组成原理实验报告题目：运算器部件实验：通用寄存器组
学院数学与信息学院
学科门类工学
专业12软件工程
学号2012436138
姓名王赛赛
指导教师王兵
计算机组成原理实验报告
一、实验目的
1.了解通用寄存器组的用途及对CPU的重要性。

2.掌握通用寄存器的设计方法。

二、实验原理
通用寄存器组是CPU的重要组成部分。

通用寄存器组中的寄存器的数目与CPU性能有关，CPU性能越高，通用寄存器组内的寄存器数目越多。

由于计算逻辑运算需要两个操作数，因此通用寄存器组有两个读入端口，负责提供进行算术逻辑单元需要的元操作数和目的操作数。

通用寄存器组有1个写端口，负责将运算结构保存到指定的寄存器内。

三、实验要求
1.实验设计目标
设计一个通用寄存器组，满足以下要求：
（1）通用寄存器组中有4个16位的寄存器。

（2）当复位信号reset=0时，将通用寄存器组中的4个寄存器清零。

（3）通用寄存器组中有两个读出端口，当DRWr=1时，在始终clk的上升沿将数据总线上的数写入DR[1..0]指定的寄存器。

（4）通用寄存器组有两个读出接口，一个对应算术逻辑单元的目的的操作数DR，另一个对应算术逻辑单元的源操作数SR。

DR[1..0]选择目的的操作数；SR[1..0]选择源操作数。

（5）设计要求层次设计。

底层的设计实体有3个：16位寄存器，具有复位功能和允许写功能；一个2-4译码器，对应寄存器写选择；一个4选1多路开光，负责选择寄存器的读出。

顶层设计构成一个完整的通用寄存器组。

2.顶层设计实体的引脚要求
引脚要求对应关系如下：
（1）clk对应实验台上的时钟（单脉冲）。

（2）reset对应实验台上的CPU复位信号CPU_RST.
（3）SR[1..0]对应试验台开关SA1，SA0。

（4）DR[1..0]对应试验台开关SR3，SR2。

（5）DRWr对应实验台上开关SA5。

（6）目的操作数用试验台上的指示灯A~A显示，源操作数用试验台上的指示灯
R15~R0显示。

四、实验步骤
1.将试验台设置成FPGA-CPU独立调试模式，REGSEL=0，CLKSEL=1，FDSEL=0，使
用试验台上的单脉冲，即STEP_CLK段路子短接，短路子RUN_CLK断开。

2.将设计在Quartus2下输入，编译后下载到TEC-CA上的FPGA。

3.将下列数据存入寄存器：
R0OX3333
R1OX5555
R2OXAAAA
R3OXFFFF
4. 在实验台指示灯A15~A0和R15~R0上观察各寄存器的值，填入表中。

五、实验结果
六、思考
实验中需要一个2-4译码器和2个四选一多路器，认真理解实验的原理，仔细完成实验的过程。

如果通用寄存器组中要求有8个16位通用寄存器，则应用一个3-8译码器和两个八选一多路器，其他类似于4个的。

七、实验代码
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity regfile is
Port ( DR: in std_logic_vector(1 downto 0);
SR: in std_logic_vector(1 downto 0);
reset: in std_logic;
DRWr: in std_logic;
clk: in std_logic;
d_input: in std_logic_vector(15 downto 0);
DR_data: out std_logic_vector(15 downto 0);
SR_data: out std_logic_vector(15 downto 0)
);
end regfile;
architecture struct of regfile is
-- components
-- 16 bit Register for register file
component reg
port (
clr: in std_logic;
D: in std_logic_vector(15 downto 0);
clock: in std_logic;
write: in std_logic;
sel: in std_logic;
Q: out std_logic_vector(15 downto 0)
);
end component;
-- 2 to 4 Decoder
component decoder_2_to_4
port(
sel: in std_logic_vector(1 downto 0);
sel00: out std_logic;
sel01: out std_logic;
sel02: out std_logic;
sel03: out std_logic
);
end component;
-- 4 to 1 line multiplexer
component mux_4_to_1
port (
input0,
input1,
input2,
input3: in std_logic_vector(15 downto 0);
sel: in std_logic_vector(1 downto 0);
out_put: out std_logic_vector(15 downto 0));
end component;
signal reg00, reg01, reg02, reg03
:std_logic_vector(15 downto 0);
signal sel00 ,sel01 ,sel02 ,sel03
: std_logic;
begin
Areg00: reg port map(
clr => reset,
D => d_input ,
clock => clk ,
write => DRWr ,
sel => sel00 ,
Q => reg00
);
Areg01: reg port map(
clr => reset,
D => d_input ,
clock => clk ,
write => DRWr ,
sel => sel01 ,
Q => reg01
);
Areg02: reg port map(
clr => reset,
D => d_input ,
clock => clk ,
write => DRWr ,
sel => sel02 ,
Q => reg02
);
Areg03: reg port map(
clr => reset,
D => d_input ,
clock => clk ,
write => DRWr ,
sel => sel03 ,
Q => reg03
);
-- decoder
des_decoder: decoder_2_to_4 port map (
sel => DR,
sel00 => sel00 ,
sel01 => sel01 ,
sel02 => sel02 ,
sel03 => sel03
);
mux1: mux_4_to_1 PORT MAP(
Input0 => reg00 ,
Input1 => reg01 ,
Input2 => reg02 ,
Input3 => reg03 ,
sel => DR ,
out_put => DR_data
);
mux2: mux_4_to_1 PORT MAP( input0 => reg00 ,
input1 => reg01 ,
input2 => reg02 ,
input3 => reg03 ,
sel => SR ,
out_put => SR_data
);
end struct;。