基本单元电路chap4-3
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3.0
2.5
2.0
W/Lp = 4
Vou t [V]
1.5
W/Lp = 2
1.0
0.5
W/Lp = 0.5 W/Lp = 0.25
W/Lp = 1
0.0 0.0
0.5
1.0
1.5
2.0
2.5
Vin [V]
一个较大的上拉器件不仅提高了性能，同时也由于增加了VOL而使静态 功耗增加和噪声容限减小
CMOS组合逻辑门的设计. 5
0
p W p V D SATp n W n
面积和负载 静态功耗
CMOS组合逻辑门的设计. 4
例6.7 伪NMOS反相器
考虑一个简单的伪NMOS反相器，NMOS的尺寸为0.5m/0.25 m。我们 研究缩小PMOS器件尺寸的效果，以说明其对各种参数的影响。
CMOS组合逻辑门的设计. 12
DCVSL的例子（共享逻辑）
Out Out B
B
A
B A
B
CMOS组合逻辑门的设计. 13
设计考虑：单端门与差分门
差分门 vs. 单端门
• 优点： – 使所需要的门的数目减少一半 – 避免了由于增加反相器引起的时差问题 • 缺点： – 使需要布置的导线数量加倍 – 动态功耗较高
2.2 有比逻辑
概念
• • 有比逻辑试图减少实现一个给定逻辑功能所需要的晶体管数目，但 它经常以降低稳定性和付出额外功耗为代价 由一个实现逻辑功能的NMOS下拉网络和一个简单的负载器件组成 VDD 负载 VDD PMOS 负载
F
In1 In2 In3 PDN In1 In2 In3 PDN
F
A.一般情况
1 0 Out In1 In1 In2 In2
on off
off on
0 1 Out
PDN1 off on
PDN2
on off
CMOS组合逻辑门的设计. 10
例6.8 DCVSL瞬态响应
下图是DCVSL的一个AND/NAND门瞬态响应的例子
2.5
Out=AB
Voltage[v]
CMOS组合逻辑门的设计. 8
如何建立一个更好的负载器件
• 改善负载（1）：采用可变负载
VDD
Enable
M1
M2
M1 >> M2
F A B C D CL
Adaptive Load
CMOS组合逻辑门的设计. 9
如何建立一个更好的负载器件
改善负载（2）：差分串联电压开关逻辑(DCVSL)
• • 差分逻辑：每一个输入输出都具有互补的形式 正反馈机制：在不需要负载器件时将其关断
CMOS组合逻辑门的设计. 6
伪nMOS / pMOS 逻辑
• 2 ）伪NMOS 的设计：驱动管与负载管的尺寸应有一合 适的比率
•
• • •
1. 为减少静态功耗，驱动电流I L 应当小
2. 为了得到合理的NML ，V OL = IL（R PDN) 应当低 3. 为了减少 4. 为了减少 , IL 应当大 ，R PDN 应当小
•
•
条件1 与3 是矛盾的，可见：
实现一个较快的门意味着较多的静态功耗及较小的噪声 余量。
CMOS组合逻辑门的设计. 7
思考题6.5 伪NMOS中NOR门和NAND门的对比
若在NOR或NAND逻辑之间做出选择，在伪NMOS中你倾向于用哪一种 来实现。
CLK
VDD
Out In1 In2 F CL In3 In4 CLK
CMOS组合逻辑门的设计. 14
2.3 传输管逻辑
传输管基本概念
• 通过允许原始输入驱动栅端和源-漏端来减少实现逻辑所需要的晶体管 数目 B
A
B
B
F A B
A 0
B
0
F A B
•
传输管实现的AND门 – 属于静态门： 在所有情况下，电源和地之间都存在一条低阻抗的 通路
伪nMOS / pMOS 逻辑
• • （1）伪 nMOS 逻辑的基本电路 1. p 管作负载，其栅极接地
•
• •wk.baidu.com• • • •
2. n 个输入端的伪nMOS 电路有n + 1 个管子
3. 的比例影响传输特性的形状及反相器 的值 4. 当驱动管导通时，总有一恒定的DC 电流（静态功耗） 5. 当驱动管和负载管均不导通时，输出电压取决于管子的 次开启特性 6. 噪声容限 7. 基本方程 8. 应用场合：适用于对面积要求严格，而性能要求不高的情况。 比 差很多。
Out=AB
A M1 M2
AB
1.5
AB A,B A, B
A
M3 B
M4
0.5
B
-0.5 0
0.2
0.4 0.6 Time [ns]
0.8
1.0
CMOS组合逻辑门的设计. 11
特点
• • • • • 静态逻辑：互补NMOS下拉管，交叉连接PMOS 上拉管 负载：仅一个PMOS 管，具有伪NMOS 优点 差分型：同时要求正反输入，面积大，但在要求互补输 出或两个下拉网络能共享时比较有利 比通常的CMOS逻辑慢（因Latch 反馈作用有滞后现象， 但在特定情况下很快，例如存储器纠错逻辑的XOR 门） 无静态功耗，但有较大的翻转过渡（Cross-over）电流
2 V D2SATp V OL kn V D D V Tn V OL 2 k p V D D V Tp V D SATp 2
DD
F CL
V OL
k p V D D V Tp V D SAT p k n V D D V Tn
CMOS组合逻辑门的设计. 1
B.伪NMOS
有比逻辑
VDD Resistive Load RL F In1 In2 In3 PDN VSS (a) resistive load In1 In2 In3 PDN VSS (b) depletion load NMOS Depletion Load VDD VT < 0 F In1 In2 In3 PDN VSS (c) pseudo-NMOS PMOS Load VSS F VDD
Goal: to reduce the number of devices over complementary CMOS
CMOS组合逻辑门的设计. 2
有比逻辑(电阻负载）
概念
• •
由于输出端的电压摆幅及门的总体功能取决于NMOS和PMOS的尺 寸比，所以此电路称为有比电路 V 计算伪NMOS dc传输特性 – Vin=VDD，通过驱动器和 负载器件的电流相等 – NMOS器件处于线性工作区， PMOS负载处于饱和状态
2.5
2.0
W/Lp = 4
Vou t [V]
1.5
W/Lp = 2
1.0
0.5
W/Lp = 0.5 W/Lp = 0.25
W/Lp = 1
0.0 0.0
0.5
1.0
1.5
2.0
2.5
Vin [V]
一个较大的上拉器件不仅提高了性能，同时也由于增加了VOL而使静态 功耗增加和噪声容限减小
CMOS组合逻辑门的设计. 5
0
p W p V D SATp n W n
面积和负载 静态功耗
CMOS组合逻辑门的设计. 4
例6.7 伪NMOS反相器
考虑一个简单的伪NMOS反相器，NMOS的尺寸为0.5m/0.25 m。我们 研究缩小PMOS器件尺寸的效果，以说明其对各种参数的影响。
CMOS组合逻辑门的设计. 12
DCVSL的例子（共享逻辑）
Out Out B
B
A
B A
B
CMOS组合逻辑门的设计. 13
设计考虑：单端门与差分门
差分门 vs. 单端门
• 优点： – 使所需要的门的数目减少一半 – 避免了由于增加反相器引起的时差问题 • 缺点： – 使需要布置的导线数量加倍 – 动态功耗较高
2.2 有比逻辑
概念
• • 有比逻辑试图减少实现一个给定逻辑功能所需要的晶体管数目，但 它经常以降低稳定性和付出额外功耗为代价 由一个实现逻辑功能的NMOS下拉网络和一个简单的负载器件组成 VDD 负载 VDD PMOS 负载
F
In1 In2 In3 PDN In1 In2 In3 PDN
F
A.一般情况
1 0 Out In1 In1 In2 In2
on off
off on
0 1 Out
PDN1 off on
PDN2
on off
CMOS组合逻辑门的设计. 10
例6.8 DCVSL瞬态响应
下图是DCVSL的一个AND/NAND门瞬态响应的例子
2.5
Out=AB
Voltage[v]
CMOS组合逻辑门的设计. 8
如何建立一个更好的负载器件
• 改善负载（1）：采用可变负载
VDD
Enable
M1
M2
M1 >> M2
F A B C D CL
Adaptive Load
CMOS组合逻辑门的设计. 9
如何建立一个更好的负载器件
改善负载（2）：差分串联电压开关逻辑(DCVSL)
• • 差分逻辑：每一个输入输出都具有互补的形式 正反馈机制：在不需要负载器件时将其关断
CMOS组合逻辑门的设计. 6
伪nMOS / pMOS 逻辑
• 2 ）伪NMOS 的设计：驱动管与负载管的尺寸应有一合 适的比率
•
• • •
1. 为减少静态功耗，驱动电流I L 应当小
2. 为了得到合理的NML ，V OL = IL（R PDN) 应当低 3. 为了减少 4. 为了减少 , IL 应当大 ，R PDN 应当小
•
•
条件1 与3 是矛盾的，可见：
实现一个较快的门意味着较多的静态功耗及较小的噪声 余量。
CMOS组合逻辑门的设计. 7
思考题6.5 伪NMOS中NOR门和NAND门的对比
若在NOR或NAND逻辑之间做出选择，在伪NMOS中你倾向于用哪一种 来实现。
CLK
VDD
Out In1 In2 F CL In3 In4 CLK
CMOS组合逻辑门的设计. 14
2.3 传输管逻辑
传输管基本概念
• 通过允许原始输入驱动栅端和源-漏端来减少实现逻辑所需要的晶体管 数目 B
A
B
B
F A B
A 0
B
0
F A B
•
传输管实现的AND门 – 属于静态门： 在所有情况下，电源和地之间都存在一条低阻抗的 通路
伪nMOS / pMOS 逻辑
• • （1）伪 nMOS 逻辑的基本电路 1. p 管作负载，其栅极接地
•
• •wk.baidu.com• • • •
2. n 个输入端的伪nMOS 电路有n + 1 个管子
3. 的比例影响传输特性的形状及反相器 的值 4. 当驱动管导通时，总有一恒定的DC 电流（静态功耗） 5. 当驱动管和负载管均不导通时，输出电压取决于管子的 次开启特性 6. 噪声容限 7. 基本方程 8. 应用场合：适用于对面积要求严格，而性能要求不高的情况。 比 差很多。
Out=AB
A M1 M2
AB
1.5
AB A,B A, B
A
M3 B
M4
0.5
B
-0.5 0
0.2
0.4 0.6 Time [ns]
0.8
1.0
CMOS组合逻辑门的设计. 11
特点
• • • • • 静态逻辑：互补NMOS下拉管，交叉连接PMOS 上拉管 负载：仅一个PMOS 管，具有伪NMOS 优点 差分型：同时要求正反输入，面积大，但在要求互补输 出或两个下拉网络能共享时比较有利 比通常的CMOS逻辑慢（因Latch 反馈作用有滞后现象， 但在特定情况下很快，例如存储器纠错逻辑的XOR 门） 无静态功耗，但有较大的翻转过渡（Cross-over）电流
2 V D2SATp V OL kn V D D V Tn V OL 2 k p V D D V Tp V D SATp 2
DD
F CL
V OL
k p V D D V Tp V D SAT p k n V D D V Tn
CMOS组合逻辑门的设计. 1
B.伪NMOS
有比逻辑
VDD Resistive Load RL F In1 In2 In3 PDN VSS (a) resistive load In1 In2 In3 PDN VSS (b) depletion load NMOS Depletion Load VDD VT < 0 F In1 In2 In3 PDN VSS (c) pseudo-NMOS PMOS Load VSS F VDD
Goal: to reduce the number of devices over complementary CMOS
CMOS组合逻辑门的设计. 2
有比逻辑(电阻负载）
概念
• •
由于输出端的电压摆幅及门的总体功能取决于NMOS和PMOS的尺 寸比，所以此电路称为有比电路 V 计算伪NMOS dc传输特性 – Vin=VDD，通过驱动器和 负载器件的电流相等 – NMOS器件处于线性工作区， PMOS负载处于饱和状态