数字IC设计笔试面试经典100题
IC笔试面试题目
IC笔试面试题目集合1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPG等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。
（未知）FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点模拟电路3、基尔霍夫定律的内容是什么？（仕兰微电子）基尔霍夫定律（Kirchhoff Law）基尔霍夫电流定律（KCL）：对任一集总参数电路中的任一节点，在任一瞬间，流出该节点的所有电流的代数和恒为零。
基尔霍夫电压定律（KVL）：对任一集总参数电路中的任一回路，在任一瞬间，沿此回路的各段电压的代数和恒为零。
4、平板电容公式C=εS/4πkd5、三极管曲线特性。
（未知）6、描述反馈电路的概念，列举他们的应用。
（仕兰微电子）反馈是将放大器输出信号(电压或电流)的一部分或全部,回授到放大器输入端与输入信号进行比较(相加或相减),并用比较所得的有效输入信号去控制输出,这就是放大器的反馈过程.凡是回授到放大器输入端的反馈信号起加强输入原输入信号的,使输入信号增加的称正反馈.反之则反.按其电路结构又分为:电流反馈电路和电压反馈电路.正反馈电路多应用在电子振荡电路上,而负反馈电路则多应用在各种高低频放大电路上.因应用较广,所以我们在这里就负反馈电路加以论述.负反馈对放大器性能有四种影响: 1.负反馈能提高放大器增益的稳定性. （温度稳定性）2.负反馈能使放大器的通频带展宽. 3.负反馈能减少放大器的失真. 4.负反馈能提高放大器的信噪比. 5.负反馈对放大器的输出输入电阻有影响。
招聘面试IC设计面试笔试题目
招聘面试 IC设计面试笔试题目笔试/面试题目集合分类--IC设计基础1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）2、平板电容公式(C=εS/4πkd)。
（未知）3、最基本的如三极管曲线特性。
（未知）4、描述反馈电路的概念，列举他们的应用。
（仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。
（未知）8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。
（凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。
（未知）10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。
（未知）11、画差放的两个输入管。
（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。
并画出一个晶体管级的运放电路。
FPGA数字IC开发工程师笔试题
F PG A数字I C开发工程师笔试题It was last revised on January 2, 2021《FPGA&数字IC开发工程师》笔试100题1：什么是同步逻辑和异步逻辑（汉王）同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
3：时序设计的实质：时序设计的实质就是满足每一个触发器的建立/保持时间的要求。
4：建立时间与保持时间的概念建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。
5：为什么触发器要满足建立时间和保持时间因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。
这就是为什么要用两级触发器来同步异步输入信号。
这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。
IC设计面试笔试题目
IC设计面试笔试题目集合分类笔试/面试题目集合分类--IC设计基础1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）2、平板电容公式(C=εS/4πkd)。
（未知）3、最基本的如三极管曲线特性。
（未知）4、描述反馈电路的概念，列举他们的应用。
（仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。
（未知）8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。
（凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。
（未知）10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。
（未知）11、画差放的两个输入管。
（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。
并画出一个晶体管级的运放电路。
IC类面试题
IC类面试题IC类面试题一、基础知识部分1. 什么是集成电路（Integrated Circuit），它的优点和应用范围是什么？2. 请解释什么是半导体（Semiconductor），以及半导体材料的特点。
3. 请简要介绍一下半导体器件（如二极管、三极管）的结构、工作原理和应用。
4. 请解释什么是超大规模集成电路（VLSI），以及它的特点和应用范围。
5. 什么是数字集成电路（Digital Integrated Circuit）和模拟集成电路（Analog Integrated Circuit）？请列举它们各自的应用领域。
6. 请简要介绍一下有源器件（如场效应管、双极型晶体管）和无源器件（如电阻、电容、电感）的基本原理和应用。
二、设计能力部分1. 请设计一个简单的二极管整流电路，并解释它的工作原理和应用。
2. 如何设计一个简单的数字电路，将一个四位二进制数转换为十进制数？3. 请设计一个模拟滤波电路，用于去除输入信号中的高频噪声。
4. 如何设计一个集成电路，实现一个温度控制系统？请简要描述设计思路。
5. 请设计一个数字信号处理电路，能够实现输入数据的快速傅里叶变换。
6. 如何设计一个功率放大器电路，实现对输入信号的放大和输出？三、实践能力部分1. 请解释什么是电子设计自动化工具（Electronic Design Automation，简称EDA），并介绍一种常用的EDA工具。
2. 请介绍一种常用的半导体器件制造工艺，并谈谈其优缺点。
3. 请介绍一种常用的可编程逻辑器件（Programmable Logic Device，简称PLD），并解释它的工作原理和应用。
4. 请列举一些常见的集成电路封装形式，并解释它们的特点和应用场景。
5. 请介绍一种常用的模拟集成电路设计方法，以及一种常用的数字集成电路设计方法。
四、综合能力部分1. 在集成电路设计中，如何确定适当的工艺尺寸和电路结构，以实现设计要求？2. 在集成电路设计和制造中，如何解决功耗、发热和可靠性等问题？3. 在开发一个集成电路产品时，您认为最重要的是什么，为什么？4. 请谈谈您对未来集成电路技术发展的看法，以及您认为可能面临的挑战和机遇。
数字IC设计经典笔试题
数字I C设计经典笔试题work Information Technology Company.2020YEAR数字IC设计经典笔试题张戎王舵蒋鹏程王福生袁波摘要本文搜集了近年来数字IC设计公司的经典笔试题目，内容涵盖FPGA、VerilogHDL编程和IC设计基础知识。
AbstractThis article includes some classical tests which have been introduced into interview by companies in digital IC designing in recent years. These tests are varied from FPGA，verlog HDL to base knowledge in IC designing.关键词FPGA VerilogHDL IC设计引言近年来，国内的IC设计公司逐渐增多，IC公司对人才的要求也不断提高，不仅反映在对相关项目经验的要求，更体现在专业笔试题目难度的增加和广度的延伸。
为参加数字IC设计公司的笔试做准备，我们需要提前熟悉那些在笔试中出现的经典题目。
IC设计基础1：什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
数字芯片面试题目(3篇)
第1篇一、基础概念题1. 请解释数字电路中的TTL和CMOS两种逻辑门的特点。
解析：TTL（Transistor-Transistor Logic）是一种双极型晶体管逻辑电路，具有速度快、功耗低、抗干扰能力强等优点。
CMOS（Complementary Metal-Oxide-Semiconductor）是一种金属氧化物半导体场效应晶体管逻辑电路，具有低功耗、高抗干扰能力、易于集成等优点。
2. 请解释数字电路中的时序、时序违例和建立时间、保持时间的关系。
解析：时序是指数字电路中信号传播、处理和响应的时间关系。
时序违例是指信号传播过程中出现的时间关系错误，如建立时间违例和保持时间违例。
建立时间是指输入信号稳定后，输出信号能够达到有效电平的时间；保持时间是指输出信号稳定后，输入信号保持有效电平的时间。
3. 请解释数字电路中的扫描链（Scan Chain）的作用。
解析：扫描链是一种用于测试数字电路内部逻辑的方法，可以将内部逻辑划分为多个模块，通过扫描链将这些模块连接起来，实现测试和调试。
二、电路设计题1. 请设计一个4位加法器，并给出其逻辑表达式。
解析：4位加法器可以采用串行进位或并行进位的方式设计。
以下是一个并行进位4位加法器的逻辑表达式：F = (A0 + B0)’ + (A0 + B0) (A1 + B1)’ + (A0 + B0) (A1 + B1) (A2 + B2)’ + (A0 + B0) (A1 + B1) (A2 + B2) (A3 + B3)2. 请设计一个3-8译码器，并给出其逻辑表达式。
解析：3-8译码器可以将3位二进制编码转换为8位输出。
以下是一个3-8译码器的逻辑表达式：F = A B C + A B C’ + A B C’ + A B C’ + A B C’ + A B C’ + A B C’ + A B C’三、时序设计题1. 请设计一个同步复位电路，并给出其逻辑表达式。
数字IC设计经典笔试题
数字IC设计经典笔试题张戎王舵蒋鹏程王福生袁波摘要本文搜集了近年来数字IC设计公司的经典笔试题目，内容涵盖FPGA、V erilogHDL编程和IC设计基础知识。
AbstractThis article includes some classical tests which have been introduced into interview by companies in digital IC designing in recent years. These tests are varied from FPGA，verlog HDL to base knowledge in IC designing.关键词FPGA VerilogHDL IC设计引言近年来，国内的IC设计公司逐渐增多，IC公司对人才的要求也不断提高，不仅反映在对相关项目经验的要求，更体现在专业笔试题目难度的增加和广度的延伸。
为参加数字IC 设计公司的笔试做准备，我们需要提前熟悉那些在笔试中出现的经典题目。
IC设计基础1：什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
ic笔试题目汇总
数字IC设计工程师笔试面试经典100题1：什么就是同步逻辑与异步逻辑？同步逻辑就是时钟之间有固定得因果关系。
异步逻辑就是各时钟之间没有固定得因果关系。
同步时序逻辑电路得特点：各触发器得时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路得状态才能改变。
改变后得状态将一直保持到下一个时钟脉冲得到来，此时无论外部输入 x 有无变化，状态表中得每个状态都就是稳定得。
异步时序逻辑电路得特点：电路中除可以使用带时钟得触发器外，还可以使用不带时钟得触发器与延迟元件作为存储元件，电路中没有统一得时钟，电路状态得改变由外部输入得变化直接引起。
2：同步电路与异步电路得区别：同步电路：存储电路中所有触发器得时钟输入端都接同一个时钟脉冲源，因而所有触发器得状态得变化都与所加得时钟脉冲信号同步。
异步电路：电路没有统一得时钟，有些触发器得时钟输入端与时钟脉冲源相连，只有这些触发器得状态变化与时钟脉冲同步，而其她得触发器得状态变化不与时钟脉冲同步。
3：时序设计得实质：时序设计得实质就就是满足每一个触发器得建立/保持时间得要求。
4：建立时间与保持时间得概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端得数据必须保持不变得最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端得数据必须保持不变得最小时间。
5：为什么触发器要满足建立时间与保持时间？因为触发器内部数据得形成就是需要一定得时间得，如果不满足建立与保持时间，触发器将进入亚稳态，进入亚稳态后触发器得输出将不稳定，在0与1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后得值并不一定就是您得输入值。
这就就是为什么要用两级触发器来同步异步输入信号。
这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生得亚稳态传播到后面逻辑中，导致亚稳态得传播。
（比较容易理解得方式）换个方式理解：需要建立时间就是因为触发器得D端像一个锁存器在接受数据，为了稳定得设置前级门得状态需要一段稳定时间；需要保持时间就是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。
数字IC类笔试面试题
威盛logic design engineer考题1。
一个二路选择器，构成一个4路选择器，满足真值表要求、2。
已知A,B,C三个信号的波形，构造一个逻辑结构，使得从AB可以得到C，并且说明如何避免毛刺3。
一段英文对信号波形的描述，理解后画出波形，并采用verilog实现。
4。
169.6875转化成2进制和16进制5。
阐述中断的概念，有多少种中断，为什么要有中断，举例6。
这道比较搞，iq题，5名车手开5种颜色的车跑出了5个耗油量（milespergallon)，然后就说什么颜色的车比什么车手的耗油量多什么的，判断人，车，好油量的排序ft致死，看了一堆FSM和数字电路没啥用，结果基本的冬冬把自己搞死了。
不过mixedsignal里的数字部分到是很全的考察了数字的冬冬（转）几道威盛电子的FPGA工程师试题7、解释setup和hold time violation,画图说明,并说明解决办法.17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素,同时给出表达式.18、说说静态、动态时序模拟的优缺点.19、一个四级的Mux,其中第二级信号为关键信号如何改善timing22、卡诺图写出逻辑表达使.23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和28Please draw the transistor level schematic of a cmos 2 input AND gate andexplain which input h as faster response for output rising edge.(less delaytime).30、画出CMOS的图,画出tow-to-one mux gate.45、用逻辑们画出D触发器46、画出DFF的结构图,用verilog实现之.68、一个状态机的题目用verilog实现73、画出可以检测10010串的状态图,并verilog实现之.80、Please draw schematic of a common SRAM cell with 6 transistors,point outwhich nodes can store data and which node is word line control? (威盛笔试circuit design)（转）VIA数字IC笔试试题1。
IC笔试、面试题库(含答案)
2、FPGA和ASIC的概念，他们的
区别。（未知）
ASIC:专用集成电路，它是面向专门用
途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，
短、交货周期供货的全定制，半定制集成电
路。与门阵列等其它ASIC (Application
Specific IC)相比，它们又具有设计开发周期
量产的电子产品。
14
熔丝型开关
PLICE（可编程逻辑互连电路单元）
熔丝断开为1
01
A1 A 0
0 0
0 1
1 0
1 1
1
0
10 00 00 1
0
Y1
0
0
0
1
Y2 Y3 Y4
0 0 0
0 0 1
1 0 0
0 0 1
十进制
0
1
4
9
用高压将PLICE
介质击穿。
反熔丝型开关
15
在反熔丝PROM中，各连接点放的不是熔丝，而
单片微型计算机(Single Chip
Microcomputer)，是指随着大规模集成
电路的出现及其发展，将计算机的
CPU、RAM、ROM、定时数器和多种
I/O接口集成在一片芯片上，形成芯片
级的计算机。
4
设计方法上从CISC结构演变到RISC结构
通常将采用英特尔处理器的服务器称为
IA (Intel Architecture)架构服务器，由于
Logic
0.35/0.3µm 3.3V/5V
Mix Mode
NVM
Hi-Voltage
CIS
Rtn
0.15µm
数字IC后端笔试面试题库(附知识星球活动)
1. 简述数字IC设计流程2. 阐述下数字后端如何选择工艺节点（process node），如何选择metal stack(比如是选用1P7M还是1P8M)?3. 如何做好floorplan?大概阐述下做floorplan的步骤？如何qualify floorplan?4. 当design中memory特别多，多到已经无法全部摆放在boundary的周围，请问是否可以把memory摆放在core区域，为什么？这样做的利弊分别是什么？5. 如何规划powerplan?衡量powerplan好坏的指标有哪些？6. 影响标准单元延迟的因素有哪些？net delay是否可以为负值？为什么？如果可以为负值，请解释原因。
7. 请阐述placement这个步骤的作用，干什么的？placement这步包含哪些子步骤？8. 在placement阶段，针对时钟clock和reset等信号，是否需要额外特殊处理？为什么？9. placement后，如果发现timing violation比较大，应该如何debug？应该从哪些方面着手分析？10. placement阶段优化timing的方法，策略有哪些？11. 如何qualify一个placement结果？12. placement阶段是否需要设置clock uncertainty?如果需要，应该设多少值？13. 何为congestion？如果design中有比较严重的congestion，应该如何处理？14. 阐述下时钟树综合（clock tree synthesis）的作用？为何要做时钟树综合？15. 时钟树上clock inverter或者buffer的类型应该如何确定？是否可以用clock buffer来长tree？16. 要想让工具长好某段tree，应该告诉工具哪些要素？如何qualify一段clock tree?17. Clock tree latency 和clock skew哪个更重要？18. Clock tree太长有何坏处？clock skew较大有何利弊？19. cts之后clock skew是有哪些部分组成？cto后的clock skew值和cts 后的clock skew值有何不一样？20. 对于一个时钟结构比较复杂的设计，给你一个placement的constraint，你能否编写出时钟树约束文件（并非是指定clock inverter类型，max transition值等）？详述下你是如何分析设计的时钟结构的？21. cts后如何分析时钟树是否合理？22. 给定一个timing report，要求判断这条path是setup还是hold的timing report? 要求判断当前的report是什么阶段的report?分析该条path 是否有异常（比如某个delay值比较大等等）？23. 阐述下clock inter-balance是干什么用的？分析其存在的合理性。
IC设计基础笔试面试常见题目(含详细答案)
EE 笔试/面试题目集合分类--IC 设计基础模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）（1）基尔霍夫电流定律，简记为KCL ，是电流的连续性在集总参数电路上的体现，其物理背景是电荷守恒公理。
基尔霍夫电流定律是确定电路中任意节点处各支路电流之间关系的定律，因此又称为节点电流定律，它的内容为：在任一瞬时，流向某一结点的电流之和恒等于由该结点流出的电流之和；在列写节点电流方程时，各电流变量前的正、负号取决于各电流的参考方向对该节点的关系（是“流入”还是“流出”）；而各电流值的正、负则反映了该电流的实际方向与参考方向的关系（是相同还是相反）。
通常规定，对参考方向背离（流出）节点的电流取正号，而对参考方向指向（流入）节点的电流取负号。
（2）第二定律又称基尔霍夫电压定律，简记为KVL ，是电场为位场时电位的单值性在集总参数电路上的体现，其物理背景是能量守恒公理。
基尔霍夫电压定律是确定电路中任意回路内各电压之间关系的定律，因此又称为回路电压定律，它的内容为：在任一瞬间，沿电路中的任一回路绕行一周，在该回路上电动势之和恒等于各电阻上的电压降之和；KVL 定律是描述电路中组成任一回路上各支路（或各元件）电压之间的约束关系，沿选定的回路方向绕行所经过的电路电位的升高之和等于电路电位的下降之和2、平板电容公式(C=εS/4πkd)。
4r o r SS SC ddkdξξξξπ===， 其中，14o kξπ=为真空中的介电常数；r ξ为相对介电常数；S 为平行板的面积； d 为平行板之间的距离；3、最基本的三极管曲线特性。
4、描述反馈电路的概念，列举他们的应用。
（仕兰微电子）负反馈种类：（电压并联反馈（shunt-shunt feedback），电流串联反馈（series-series feedback），电压串联反馈（series-shunt feedback）和电流并联反馈（shunt-series feedback）；负反馈的优点：4.1降低放大器的增益灵敏度，因此广泛应用在放大器的设计中（amplifier design）；4.2改变输入电阻和输出电阻；4.3改善放大器的线性和非线性失真，因此高质音频放大器通常在power output stage采用负反馈；4.4有效地扩展放大器的通频带，因此负反馈广泛应用在broadband amplifiers中。
数字IC设计经典笔试题
数字IC设计经典笔试题张戎王舵蒋鹏程王福生袁波摘要本文搜集了近年来数字IC设计公司的经典笔试题目，内容涵盖FPGA、V erilogHDL编程和IC设计基础知识。
AbstractThis article includes some classical tests which have been introduced into interview by companies in digital IC designing in recent years. These tests are varied from FPGA，verlog HDL to base knowledge in IC designing.关键词FPGA VerilogHDL IC设计引言近年来，国内的IC设计公司逐渐增多，IC公司对人才的要求也不断提高，不仅反映在对相关项目经验的要求，更体现在专业笔试题目难度的增加和广度的延伸。
为参加数字IC 设计公司的笔试做准备，我们需要提前熟悉那些在笔试中出现的经典题目。
IC设计基础1：什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
IC设计基础笔试面试常见题目(含详细答案)
位裕度；米勒补偿属于这种补偿方式；极 补偿的频带宽。
-零点补偿同样会使基本放大电路的频带变窄，但比主极点
6.2 超前补偿
引入相位超前网络， 产生额外的零点 fz 和极点 f2，用其产生的零点 fz 去抵消原系统的次极点 P2，
而 f2 则成为新的次极点（注意 f2>P2），在补偿的过程中原系统的主极点 f1 保持不变；通过这种方式
(1 o) f
f (1 o ) f
f 三者之间的大小比较：
f T f f ，其中 T f
o
f
fT
o
f
5.2 MOSFET transistor
gm 2 I
2I Vov Vov ； Vov
2I ；I
1 Vov2 2
Vt Vt 0
2 F VSB 2 F （体效应）； gmb gm ( 0.01~ 0.3)
Vb 需要复杂的电路；
9.1.5 source degeneration 的共源级放大电路
Gm
gm 1 gm RS ，如果 Rs 很大，则 Gm 很稳定，增益 Av 也很稳定；代价是 Av 的减小。
9.2 共漏极放大电路（源跟随器）
AV
gm RS
1 ( gm gmb )RS
上图中 M1 的漏电流受输入直流电平
在列写节点电流方程时，各电流变量前的正、负号取决于各电流的参考方向对
该节点的关系（是 “流入 ”还是 “流出 ”）；而各电流值的正、负则反映了该电流的实际方向与参考
方向的关系（是相同还是相反） 。通常规定，对参考方向背离（流出）节点的电流取正号，而
对参考方向指向（流入）节点的电流取负号。
（ 2 ）第二定律又称 基尔霍夫电压定律 ，简记为 KVL ，是 电场 为位场时 电位 的单值性在集总参
数字IC面试题
注：红色为不会%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%-------------------以上选自digital_IC----------------------------- %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%数字部分逻辑同步复位和异步复位：同步复位：同步复位仅在有效的时钟沿时对触发器复位，该复位信号经过组合逻辑馈送到触发器的D输入端。
同步复位优缺点：1）、优点：同步复位可以保证100%同步，可以对小的复位毛刺滤波；同步复位可以在时钟周期之间，对逻辑等式产生的毛刺进行滤波；a、有利于仿真器的仿真b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。
c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺2）、缺点：同步复位有时需要脉冲展宽，用以保证时钟有效期间有足够的复位宽度；同步复位将复位信号经过组合逻辑馈送到数据输入端，从而增加了数据通道使用组合逻辑门数和相应的时延；a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。
同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素。
b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。
C. An active clock is essential for a synchronous reset design. Hence you can expect more powerconsumption.异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位异步复位优点：1）、最大优点是只要综合工具工艺库有可异步复位的触发器，那么该触发器的数据输入通道就不需要额外的组合逻辑；2）、电路在任何情况下都能复位而不管是否有时钟出现。
面试笔试题目IC设计基础（流程、工艺、版图、器件）（小编整理）
面试笔试题目IC设计基础（流程、工艺、版图、器件）（小编整理）第一篇：面试笔试题目 IC设计基础(流程、工艺、版图、器件) IC设计基础（流程、工艺、版图、器件）1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）5、描述你对集成电路设计流程的认识。
（仕兰微面试题目）6、简述FPGA等可编程逻辑器件设计流程。
（仕兰微面试题目）7、IC设计前端到后端的流程和eda工具。
（未知）8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知）9、Asic的design flow。
（威盛VIA 2003.11.06 上海笔试试题）10、写出asic前期设计的流程和相应的工具。
（威盛）11、集成电路前段设计流程，写出相关的工具。
（扬智电子笔试）先介绍下IC开发流程：1.）代码输入（design input)用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码语言输入工具：SUMMIT VISUALHDLMENTOR RENIOR图形输入: composer(cadence);viewlogic(viewdraw)2.）电路仿真（circuit simulation)将vhd代码进行先前逻辑仿真，验证功能描述是否正确数字电路仿真工具：Verolog： CADENCE Verolig-XLSYNOPSYS VCSMENTOR Modle-simVHDL : CADENCE NC-vhdlSYNOPSYS VSSMENTOR Modle-sim模拟电路仿真工具：***ANTI HSpice pspice，spectre micro microwave: eesoft : hp3.）逻辑综合（synthesis tools)逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。
数字IC设计工程师笔试面试经典100题(大部分有答案)
1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
3：时序设计的实质：时序设计的实质就是满足每一个触发器的建立/保持时间的要求。
4：建立时间与保持时间的概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。
5：为什么触发器要满足建立时间和保持时间？因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。
这就是为什么要用两级触发器来同步异步输入信号。
这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。
（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。
常见数字IC面试题目
常用时钟激励信号的产生方法
reg clk_A; initial clk-A = 0; always # (PERIOD/2) clk_A = ~ clk_A;
2007-12-25
2 – 4译码器测试验证程序实例 • 下面是2 – 4译码器和它的测试验证程序。任何 时候只要输入或输出信号的值发生变化，输出 信号的值都会被显示输出。
2007-12-25
确定值序列产生方法-initial语句非阻塞赋值语句
• 如果使用绝对时延，可用 带有语句内时延的非阻塞 性过程性赋值，例如， initial begin Reset <= 0; Reset <= #100 1; Reset <= #180 0; Reset <= #210 1; end • 这三个initial语句产生的波 形与图11 - 1中所示的波 形一致。
2007-12-25
常见公司数字IC设计招聘－题目(计数器)
1,用filp-flop和logic-gate设计一个1位加法
器，输入carryin和current-stage，输出 carryout和next-stage. 2,用D触发器做个4进制的计数。（华为） 3,实现N位Johnson Counter,N=5。（南山之 桥） 4,用你熟悉的设计方式设计一个可预置初值 的7进制循环计数器，15进制的呢？（仕兰 微电子） 5,用VERILOG或VHDL写一段代码，实现10 进制计数器。 2007-12-25
2007-12-25
总结:常见输入波形产生
• 通常需要两类波形。一类是具有重复模式的波 形，例如时钟波形，另一类是一组确定值的波 形。 • 有两种产生激励值的主要方法： • 1) 产生波形，并在确定的离散时间间隔加载激 励。 • 2) 根据模块状态产生激励，即根据模块的输出 响应产生激励。
数字芯片设计面试题
数字芯片设计面试题
数字芯片设计是一个复杂且专业的领域，因此面试过程中可能会涵盖广泛的主题。
以下是一些可能出现的问题：
1. 基础知识问题：请解释一下数字电路和逻辑门的工作原理。
2. 设计问题：请设计一个简单的加法器电路。
3. 编程和EDA工具问题：请描述一下您在使用Verilog或VHDL编程时的经验。
您使用过哪些EDA工具？
4. 集成电路设计流程问题：请解释集成电路设计流程，包括电路设计、功能仿真、布局与布线等步骤。
5. 数字系统设计问题：请设计一个简单的处理器或微控制器，并解释其各个部分的功能。
6. 性能和功耗问题：如何平衡芯片的性能和功耗？
7. 故障排除和测试问题：请描述您在解决数字芯片设计中的问题时所采取的策略。
8. 团队协作和沟通问题：在您的项目中，您是如何与团队成员和其他利益相关者沟通的？
9. 行业趋势和未来发展问题：您对数字芯片设计的未来趋势有何看法？
10. 实际项目问题：请描述一下您曾经设计过的数字芯片项目，包括设计目标、实现过程和结果。
以上是一些可能的面试问题，但并不是全部。
具体的面试问题会根据面试官的要求和应聘者的经验、技能水平而有所不同。