计算机组成原理-运算器组成实验
计算机组成原理实验（接线、实验步骤）
计算机组成原理实验（接线、实验步骤）实验⼀运算器[实验⽬的]1.掌握算术逻辑运算加、减、乘、与的⼯作原理；2.熟悉简单运算器的数据传送通路；3.验证实验台运算器的8位加、减、与、直通功能；4.验证实验台4位乘4位功能。
[接线]功能开关：DB=0 DZ=0 DP=1 IR/DBUS=DBUS接线：LRW：GND（接地）IAR-BUS# 、M1、M2、RS-BUS#：接+5V控制开关：K0：SW-BUS# K1：ALU-BUSK2：S0 K3：S1 K4：S2K5：LDDR1 K6：LDDR2[实验步骤]⼀、(81)H与(82)H运算1.K0=0：SW开关与数据总线接通K1=0：ALU输出与数据总线断开2.开电源，按CLR#复位3.置数（81）H：在SW7—SW0输⼊10000001→LDDR2=1，LDDR1=0→按QD：数据送DR2置数（82）H：在SW7—SW0输⼊10000010→LDDR2=0，LDDR1=1→按QD：数据送DR1 4.K0=1：SW开关与数据总线断开K1=1：ALU输出与数据总线接通5. S2S1S0=010：运算器做加法（观察结果在显⽰灯的显⽰与进位结果C的显⽰）6.改变S2S1S0的值，对同⼀组数做不同的运算，观察显⽰灯的结果。
⼆、乘法、减法、直通等运算1.K0K1=002.按CLR#复位3.分别给DR1和DR2置数4.K0K1=115. S2S1S0取不同的值，执⾏不同的运算[思考]M1、M2控制信号的作⽤是什么？运算器运算类型选择表选择操作S2 S1 S00 0 0 A&B0 0 1 A&A(直通)0 1 0 A+B0 1 1 A-B1 0 0 A(低位)ΧB(低位)完成以下表格ALU-BUS SW-BUS# 存储器内容S2S1S0 DBUS C输⼊时：计算时：DR1：01100011DR2：10110100（与）DR1：10110100DR2：01100011（直通）DR1：01100011DR2：01100011（加）DR1：01001100DR2：10110011（减）DR1：11111111DR2：11111111（乘）实验⼆双端⼝存储器[实验⽬的]1.了解双端⼝存储器的读写；2.了解双端⼝存储器的读写并⾏读写及产⽣冲突的情况。
计算机组成原理实验报告(运算器组成存储器)
计算机组成原理实验报告（运算器组成存储器）计算机组成原理实验报告（运算器组成、存储器）计算机组成原理实验报告一、实验1quartusⅱ的采用一．实验目的掌控quartusⅱ的基本采用方法。
了解74138（3：8）译码器、74244、74273的功能。
利用quartusⅱ检验74138（3：8）译码器、74244、74273的功能。
二．实验任务熟悉quartusⅱ中的管理项目、输入原理图以及仿真的设计方法与流程。
新建项目，利用原理编辑方式输出74138、74244、74273的功能特性，依照其功能表分别展开仿真，检验这三种期间的功能。
三．74138、74244、74273的原理图与仿真图1.74138的原理图与仿真图74244的原理图与仿真图1.4.74273的原理图与仿真图、实验2运算器组成实验一、实验目的1.掌握算术逻辑运算单元（alu）的工作原理。
2.熟悉简单运算器的数据传送通路。
3.检验4十一位运算器（74181）的女团功能。
4.按给定数据，完成几种指定的算术和逻辑运算。
二、实验电路附录中的图示出了本实验所用的运算器数据通路图。
8位字长的alu由2片74181构成。
2片74273构成两个操作数寄存器dr1和dr2，用来保存参与运算的数据。
dr1接alu的a数据输入端口，dr2接alu的b数据输入端口，alu的数据输出通过三态门74244发送到数据总线bus7-bus0上。
参与运算的数据可通过一个三态门74244输入到数据总线上，并可送到dr1或dr2暂存。
图中尾巴上拎细短线标记的信号都就是掌控信号。
除了t4就是脉冲信号外，其他均为电位信号。
nc0，nalu-bus，nsw-bus均为低电平有效率。
三、实验任务按右图实验电路，输出原理图，创建.bdf文件。
四.实验原理图及仿真图给dr1取走01010101，给dr2取走10101010，然后利用alu的直通功能，检查dr1、dr2中是否保存了所置的数。
计算机组成原理实验1-运算器
《计算机组成原理》实验报告实验一运算器实验一、实验目的1．掌握运算器的组成及工作原理；2．了解4位函数发生器74LS181的组合功能，熟悉运算器执行算术操作和逻辑操作的具体实现过程；3．验证带进位控制的74LS181的功能。
二、实验环境EL-JY-II型计算机组成原理实验系统一套，排线若干。
三、实验内容与实验过程及分析（写出详细的实验步骤，并分析实验结果）实验步骤：开关控制操作方式实验1、按图1－7接线图接线：连线时应注意：为了使连线统一，对于横排座，应使排线插头上的箭头面向自己插在横排座上；对于竖排座，应使排线插头上的箭头面向左边插在竖排座上。
图1－1 实验一开关实验接线图2、通过数据输入电路的拨开关开关向两个数据暂存器中置数：1）拨动清零开关CLR，使其指示灯。
再拨动CLR，使其指示灯亮。
置ALU-G ＝1：关闭ALU的三态门；再置C-G=0：打开数据输入电路的三态门；2）向数据暂存器LT1（Ｕ3、U4）中置数：（1）设置数据输入电路的数据开关“D15……D0”为要输入的数值；（2）置LDR1＝1：使数据暂存器LT1（Ｕ3、U4）的控制信号有效，置LDR2＝0：使数据暂存器LT2（Ｕ5、U6）的控制信号无效；（3）按一下脉冲源及时序电路的【单脉冲】按钮，给暂存器LT1送时钟，上升沿有效，把数据存在LT1中。
3）向数据暂存器LT2（Ｕ5、U6）中置数：（1）设置数据输入电路的数据开关“D15……D0”为想要输入的数值；（2）置LDR1＝0：数据暂存器LT1的控制信号无效；置LDR2＝1：使数据暂存器LT2的控制信号有效。
（3）按一下脉冲源及时序电路的“单脉冲”按钮，给暂存器LT2送时钟，上升沿有效，把数据存在LT2中。
（4）置LDR1＝0、LDR2＝0，使数据暂存器LT1、LT2的控制信号无效。
4）检验两个数据暂存器LT1和LT2中的数据是否正确：（1）置C-G=1，关闭数据输入电路的三态门，然后再置ALU-G=0，打开ALU 的三态门；（2）置“S3S2S1S0M”为“F1”，数据总线显示灯显示数据暂存器LT1中的数，表示往暂存器LT1置数正确；（3）置“S3S2S1S0M”为“15”，数据总线显示灯显示数据暂存器LT2中的数，表示往暂存器LT2置数正确。
运算器实验实验报告(计算机组成原理)
运算器实验实验报告（计算机组成原理）西安财经学院信息学院《计算机组成原理》实验报告实验名称运算器实验实验室实验楼 418实验日期第一部分8 位算术逻辑运算实验一、实验目的 1、掌握算术逻辑运算器单元 ALU（74LS181）的工作原理。
2、掌握简单运算器的数据传送通路组成原理。
3、验证算术逻辑运算功能发生器 74LSl8l 的组合功能。
4、按给定数据，完成实验指导书中的算术／逻辑运算。
二、实验内容 1 、实验原理实验中所用的运算器数据通路如图 1－1 所示。
其中运算器由两片 74LS181以并/串形成 8 位字长的 ALU 构成。
运算器的输出经过一个三态门 74LS245(U33)到内部数据总线 BUSD0～D7 插座 BUS1～2 中的任一个（跳线器JA3 为高阻时为不接通），内部数据总线通过 LZD0～LZD7 显示灯显示；运算器的两个数据输入端分别由二个锁存器 74LS273（U29、U30）锁存，两个锁存器的输入并联后连至内部总线BUS，实验时通过 8 芯排线连至外部数据总线 E_D0～D7 插座E_J1～E_J3 中的任一个；参与运算的数据来自于 8 位数据开并KD0～KD7，并经过一三态门 74LS245（U51）直接连至外部数据总线 E_D0～E_D7，通过数据开关输入的数据由 LD0～LD7 显示。
图 1-1 中算术逻辑运算功能发生器 74LS181（U31、U32）的功能控制信号S3、S2、S1、S0、CN、M 并行相连后连至 6 位功能开关，以手动方式用二进制开关 S3、S2、S1、S0、CN、M 来模拟74LS181（U31、U32）的功能控制信号S3、S2、S1、S0、CN、M；其它电平控制信号 LDDR1、LDDR2、ALUB`、SWB`以手动方式用二进制开关 LDDR1、LDDR2、ALUB、SWB 来模拟，这几个信号姓名学号班级年级指导教师李芳有自动和手动两种方式产生，通过跳线器切换，其中ALUB`、SWB`为低电平有效，LDDR1、LDDR2 为高电平有效。
组成原理实验报告_运算器组成实验
课程实验报告课程名称：计算机组成原理计算机科学与技术学院一、实验名称实验名称：运算器组成实验二、实验目的1、掌握带累加器的运算器实验2、掌握溢出检测的原理及实现方法3、理解有符号数和无符号数运算的区别4、理解基于补码的加\减运算实现原理5、熟悉运算器的数据传输通路三、实验设备JZYL—Ⅱ型计算机组成原理实验仪一台芯片：74LS181运算器芯片2片74LS373 8D锁存器3片四、实验任务自己设计一个电路和利用实验参考电路进行实验，实验要求先将多个运算数据事先存入存储器中，再由地址选中，选择不同的运算指令，进行运算，并将结果显示，还可以进行连续运算和移位，最后将最终结果写入到存储器中。
参考电路：技术要点1）利用74181设计8位运算器；2）设计基于单符号位的溢出检测方法和实现电路。
要求能支持有符号数和无符号数加法运算的溢出检测。
选择适当的数据验证你所设计的电路的功能。
3）利用373芯片增加累加器功能对上述电路进行综合集成，利用多路选择器设计电路，实现对有符号数（用补码进行计算）和无符号数运算、加/减运算的支持；五、设计实验74LS373管脚图74LS373真值表Dn LE OE OnH H L HL H L LX L L Q0X X H 高阻态2）74LS181：74LS181是一个四位运算器。
实验中要用多个如下图所示的异或门来实现数据的奇偶校验。
74LS181 管脚图74LS181 功能表2、设计思路1）将两片74LS181通过373连在一起，通过373的锁存功能实现八位运算2）溢出检测的设计：无符号：无符号运算中，若最高位存在进位，则表示有溢出，否则则表示无溢出，所以只需直接将最高进位位（即Cn+4）与灯相接，高电位表示有溢出，低电位表示无溢出（电路图略）有符号：根据运算过程中最高数据位的进位与符号位的进位位是否一致进行检测，设运算过程中最高数据位的进位产生的进位信号为Cd ，符号位产生的进位信号为Cf ，当参加运算的两数均为正数时，则Cf = 0且符号位之和为Sf = 0，此时若Cd = 1，则导致运算结果的符号位与参加运算的数的符号位不同，会发生溢出；当参加运算的两数为负数，则Cf = 1，且之和为Sf = 0，此时只有Cd = 1才能使Sf = 1，运算结果的符号位才与参加运算的符号相同，若Cd = 0，则Sf = 0导致运算结果的符号位与参与运算的数的符号位不同，也会发生溢出。
计算机组成原理-运算器实验
实验题目实验四运算器实验实验类型验证性实验实验日期4月6日题目来源1、必修 2、选修 3、自拟（设计） 4、专题一、实验目的及要求（1）掌握算术逻辑运算加、减、与等的工作原理。
（2）熟悉简单运算器的数据传送通路。
（3）验证实验台运算器的 8 位加、减、与、直通功能。
（4）按给定数据，完成几种指定的算术和逻辑运算。
二、实验仪器设备与软件环境TEC-9 计算机组成原理实验台、PC机、组成原理实验环境三、实验过程及实验结果分析（包括实验原理、步骤、数据、图表、结果及分析。
软件类实验应写出程序代码；硬件类实验画出电路原理图（或逻辑框图）、列出实验数据，并对实验结果进行分析）(1)根据个人理解,画出本次实验的电路逻辑框图。
向DR2存入55H,二进制为：0101 0101，设置开关，按QD.实验结果：控制信号 RS-BUSRS0 RD0 RS1 RD1WRD WR0 WR1S3S2S1S0MCN #LDD R2LDD R1 ALU-BUS SW-BUS开关 K15 K14 K13 K12 K11 K10 K9 K8 K7 K6 K5 K4 K3 K2 K1 K0 内容112、验证运算器的算术运算和逻辑运算功能。
置 SW_BUS = 0，关闭数据开关 SW0—SW7 对数据总线 DBUS 的输出；置ALU_BUS = 1，开启 ALU 对 DBUS 的输出。
正确选择 S3、S2、S1、S0，完成表 2的实验内容，记下实验结果（数据和进位）并对结果进行分析。
完成表2的部分实验，对A 取反。
DR2中数据作为A,DR1中数据作为B ，进行算数和逻辑运算。
向DR2存入FFH,二进制为：1111 1111，设置开关，按QD.并进行逻辑运算，对A 取反，将结果保存到寄存器堆R3中，设置开关，按QD.实验结果：1111 1111 取反为00H3、结合实验二内容，设计硬件连线和实验步骤，完成从寄存器堆中取数参与运算， 记下实验结果（数据和进位）并对结果进行分析。
计算机组成原理实验一运算器组成实验
实验一 运算器组成实验一、实验目的1．熟悉双端口通用寄存器堆的读写操作。
2．熟悉简单运算器的数据传送通路。
3．验证运算器74LS181的算术逻辑功能。
4．按给定数据，完成指定的算术、逻辑运算。
二、实验电路ALU-BUS#DBUS7DBUS0Cn#C三态门（244）三态门（244）ALU（181）ALU（181）S3S2S1S0MA7A6A5A4F7F6F5F4F3F2F1F0B3B2B1B0Cn+4CnCnCn+4LDDR2T2T2LDDR1LDRi T3SW-BUS#DR1（273）DR2（273）双端口通用寄存器堆RF（ispLSI1016）RD1RD0RS1RS0WR1WR0数据开关(SW7-SW0)数据显示灯A3A2A1A0B7B6B5B4图3.1 运算器实验电路LDRi T3AB三态门R S -B U S #图3.1示出了本实验所用的运算器数据通路图。
参与运算的数据首先通过实验台操作板上的八个二进制数据开关SW7-SW0来设置，然后输入到双端口通用寄存器堆RF 中。
RF(U54)由一个ispLSI1016实现，功能上相当于四个8位通用寄存器，用于保存参与运算的数据，运算后的结果也要送到RF 中保存。
双端口寄存器堆模块的控制信号中，RS1、RS0用于选择从B 端口（右端口）读出的通用寄存器，RD1、RD0用于选择从A 端口（左端口）读出的通用寄存器。
而WR1、WR0用于选择写入的通用寄存器。
LDRi 是写入控制信号，当LDRi＝1时，数据总线DBUS上的数据在T3写入由WR1、WR0指定的通用寄存器。
RF的A、B端口分别与操作数暂存器DR1、DR2相连；另外，RF的B端口通过一个三态门连接到数据总线DBUS上，因而RF中的数据可以直接通过B端口送到DBUS上。
DR1(U47)和DR2(U48)各由1片74LS273构成，用于暂存参与运算的数据。
DR1接ALU 的A输入端口，DR2接ALU的B输入端口。
运算器实验-计算机组成原理
实验题目运算器实验一、算术逻辑运算器1.实验目的与要求：1.掌握算术逻辑运算器单元ALU（74LS181）的工作原理。
2.掌握简单运算器的数据传送通道。
3.验算由74LS181等组合逻辑电路组成的运算功能发生器运算功能。
4.能够按给定数据，完成实验指定的算术/逻辑运算。
2.实验方案：（一）实验方法与步骤1实验连线按书中图1－2在实验仪上接好线后，仔细检查正确与否，无误后才接通电源。
每次实验都要接一些线，先接线再开电源，这样可以避免烧坏实验仪。
2 用二进制数据开关分别向DR1寄存器和DR2寄存器置数。
3 通过总线输出寄存器DR1和DR2的内容。
（二）测试结果3.实验结果和数据处理：1)SW-B=0时有效，SW-B=1时无效，因其是低电平有效。
ALU-B=0时有效，ALU-B=1时无效，因其是低电平有效。
S3,S2,S1,S0高电平有效。
2)做算术运算和逻辑运算时应设以下各控制端：ALU-B SW-B S3 S2 S1 S0 M Cn DR1 DR23)输入三态门控制端SW-B和输出三态门控制端ALU-B不能同时为“0”状态，否则存在寄存器中的数据无法准确输出。
4)S3,S2,S1,S0是运算选择控制端,有它们决定运算器执行哪一种运算;M是算术逻辑运算选择,M=0时,执行算术运算,M=1时,执行逻辑运算;Cn是算术运算的进位控制端，Cn=0(低电平)，表示有进位，运算时相当于在最低位上加进位1，Cn=1(高电平)，表示无进位。
逻辑运算与进位无关;、ALU-B是输出三态门控制端，控制运算器的运算结果是否送到数据总线BUS上。
低电平有效。
SW-B是输入三态门的控制端，控制“INPUT DEVICE”中的8位数据开关D7～D0的数据是否送到数据总线BUS上。
低电平有效。
5)DR1、DR2置数完成后之所以要关闭控制端LDDR1、LDDR2是为了确保输入数据不会丢失。
6)A+B是逻辑运算，控制信号状态000101；A加B是算术运算，控制信号状态100101。
《计算机组成原理》运算器实验报告(总结报告范文模板)
《计算机组成原理》运算器实验报告实验目录：一、实验1 Quartus Ⅱ的使用（一）实验目的（二）实验任务（三）实验要求（四）实验步骤（五）74138、74244、74273的原理图与仿真图二、实验2 运算器组成实验（一）实验目的（二）实验任务（三）实验要求（四）实验原理图与仿真图三、实验3 半导体存储器原理实验（一）实验目的（二）实验要求（三）实验原理图与仿真图四、实验4 数据通路的组成与故障分析实验（一）实验目的（二）实验电路（三）实验原理图与仿真图五、本次实验总结及体会：一、实验1 Quartus Ⅱ的使用（一）实验目的1.掌握Quartus Ⅱ的基本使用方法。
2.了解74138（3：8）译码器、74244、74273的功能。
3.利用Quartus Ⅱ验证74138（3：8）译码器、74244、74273的功能。
（二）实验任务1、熟悉Quartus Ⅱ中的管理项目、输入原理图以及仿真的设计方法与流程。
2、新建项目，利用原理编辑方式输入74138、74244、74273的功能特性，依照其功能表分别进行仿真，验证这三种期间的功能。
（三）实验要求1.做好实验预习，掌握74138、74244、74273的功能特性。
2.写出实验报告，内容如下：（1）实验目的；（2）写出完整的实验步骤；（3）画出74138、74244和74273的仿真波形，有关输入输出信号要标注清楚。
（四）实验步骤1.新建项目：首先一个项目管理索要新建的各种文件，在Quartus Ⅱ环境下，打开File，选择New Project Wizard后，打开New Project Wizard：Introduction窗口，按照提示创建新项目，点击“Next”按钮，再打开的窗口中输入有关的路径名和项目名称后，按“Finish”按钮，完成新建项目工作。
2.原理图设计与编译：原理图的设计与编译在Compile Mode（编译模式）下进行。
2.1．新建原理图文件打开File菜单，选择New，打开“新建”窗口。
计算机组成原理实验指导及答案.docx
计算机组成原理实验指导实验一运算器实验一、实验目的1. 掌握简单运算器的数据传输方式。
2. 验证运算功能发生器(74LS1 81)及进位控制的组合功能。
二、实验要求完成不带进位及带进位算术运算实验、逻辑运算实验，了解算术逻辑运算单元的运用0三、实验原理实验中所用的运算器数据通路如图7-1-1所示。
其中运算器山两片74LS181以并/ 串形式构成8位字长的ALU 。
运算器的输出经过一个三态|' J(74LS245)以8芯扁平线方式 和数据总线相连，运算器的2个数据输入端分别由二个锁存器(74LS273)锁存，锁存器的 输入亦以8芯扁平线方式与数据总线相连，数据开关(INPUT DEVICE)川來给出参与运算 的数据，经一三态fJ(74LS245)以8芯扁平线方式和数据总线相连，数据显示灯(BUS UNIT) 已和数据总线相连，用來显示数据总线内容。
图7-1-1中T2、T4为时序电路产生的节拍脉冲信号，通过连接吋序启停单元时钟信号 來获得，剩余均为电平控制信号。
进行实验时，首先按动位于本实验装置右中侧 的复位按钮使系统进入初始待令状态，在LED 显示器闪动位岀现“P.”的状态下，按【增进！ 二 I制' 开' 关• 单' 元I址】命令键使LED 显示器口左向右第4位切换到提示符“L” ,表示本装置已进入手动单 元实验状态，在该状态卜•按动【单步】命令键，即可获得实验所需的单脉冲信号，而LDDR1、 LDDR2、ALU-B 、SW-B 、S3、S2、S1、SO 、CN 、M 各电平控制信号用位于LED 显示 器上方的26位二进制开关來模拟，均为高电平有效。
四、实验连线両时序启停JUUTO O图7-1-2实验连线示意图按图7-1-2所示，连接实验电路：① 总线接口连接：用8芯扁平线连接图7-1-2屮所有标明“U 帕”或“目儷”图 案的总线接口。
② 控制线与时钟信号“皿1”连接：用双头实验导线连接图7-1-2中所侑标明“O+C”O或“受”图案的插孔（注：Dais-CMH 的吋钟信号已作内部连接）。
计算机组成原理运算器实验报告
计算机组成原理运算器实验报告计算机组成原理实验⼀运算器实验⼀、实验⽬的：1、掌握简单运算器的数据传输⽅式。
2、验证运算功能发⽣器（74LS181）及进位控制的组合功能。
⼆、实验要求：完成不带进位及带进位算数运算实验、逻辑运算实验，了解算数逻辑运算单元的运⽤。
三、实验原理：74LS181是4位算术逻辑运算器，⽤两个74LS181并联可以实现8位运算，为了实现双操作的运算，ALU 的输⼊端分别由两个锁存器DR1，DR2锁存数据。
数据显⽰灯和数据总线相连接，⽤来显⽰数据总线上的内容。
由于实验电路中的时序信号均已连接⾄W ／ＲＵＩＴ相应的时序信号引出端，只要微动开关，即可获得实验所需的单脉冲。
四、实验连接：1.⼋位运算器控制信号连接：S3，S2，S1，S0，M ，/CN ，LDDR1，LDDR2，LDCZY ，/SW-B ，/ALU-B ，Cn+4 Cn+4I2.完成连接并检查⽆误后接通电源。
五、实验仪器状态设定：在闪动的“P.”状态下按动“增址”命令键，使LED 显⽰器⾃左向右第⼀位显⽰提⽰符“H ”，表⽰本装置已进⼊⼿动单元实验状态。
五、实验项⽬：（⼀）算数运算实验拨动⼆进制数据开关向DR1和DR2寄存器置数（灯亮为1，灯灭为0）。
步骤如下:[CBA=001] [LDDR1=1] [LDDR1=0][LDDR2=0] [LDDR2=1]数据开关（01100101）三态门寄存器DR1（01100101）数据开关（10100111）寄存器DR2 （10100111）[“按STEP”] [“按STEP”] 然后检查数据：1.关闭数据输⼊三态门（CBA=000）2.打开ALU输出三态门（CBA=010）3.当置S3，S2，S1，S0，M为11111时，总线指⽰灯显⽰DR1中的数4.当置S3，S2，S1，S0，M为10101时，总线指⽰灯显⽰DR2中的数算数运算（不带进位）实验：置CBA=010，S3，S2，S1，S0，M，/CN为100101，LDCZY=0，则数据总线指⽰灯显⽰00001100（0CH）（⼆）进位控制实验（1）进位标志清零CBA＝000 置S3，S2，S1，S0，M为00000 置/CN为0，LDCZY为1 按STEP （2）向DR1和DR2置数（同上）（3）验证进位运算及进位锁存功能，使/CN=1,LDCZY=1,来进⾏算数运算。
计算机组成原理实验报告说明
实验一运算器组成实验一、实验目的1、掌握运算器的组成及工作原理；2、了解4位函数运算器74LS181的组合功能，熟悉运算器执行算术和逻辑操作的具体实现过程；3、验证带进位控制的运算器功能。
二、实验设备1、EL-JY系列计算机组成及系统结构实验系统一套2、排线若干。
三、工作原理：算术逻辑单元ALU是运算器的核心。
集成电路74LS181是4位运算器，四片74LS181以并／串形式构成16位运算器。
它可以对两个16位二进制数进行多种算术或逻辑运算，74LS181 有高电平和低电平两种工作方式，高电平方式采用原码输入输出，低电平方式采用反码输入输出，这里采用高电平方式。
三态门74LS244作为输出缓冲器由ALU-G信号控制，ALU-G 为“0”时，三态门开通，此时其输出等于其输入；ALU-G 为“1”时，三态门关闭，此时其输出呈高阻。
四片74LS273作为两个16数据暂存器，其控制信号分别为LDR1和LDR2，当LDR1和LDR2 为高电平有效时，在T4脉冲的前沿，总线上的数据被送入暂存器保存。
四、实验内容：验证74LS181运算器的逻辑运算功能和算术运算功能。
五、实验步骤1、按照实验指导说明书连接硬件系统；2、启动实验软件，打开实验课题菜单，选中实验课题打开实验课题参数对话窗口：1)、在数据总线上输入有效数据，按"Ldr1"，数据送入暂存器1；2)、在数据总线上输入有效数据，按"Ldr2"，数据送入暂存器2；3)、在S3...Ar上输入有效数据组合，按"ALU功能选择端"，运算器按规定进行运算，运算结果送入数据缓冲器；4)、按"ALU_G"，运算结果送入数据总线。
5)、执行完后，按"回放"，可对已执行的过程回看。
6)、回放结束后，按"继续"（继续按钮在点击回放后出现），进行下次数据输入。
(计算机组成原理)实验一运算器实验
D
红色：运算器控制信号
BUS UNIT
蓝色：器件中信号
运算器电路图
M
S3
当为减
S2
法算术
S1
运算时
S0
输出1
ALU TO BUS
D7-D0
ALU-B
B7 B6 B5 B4 B3 B2 B1 B0 +5
A7
A6
A74LS2455
A4
A3
A2
A1
DIR E
A0
+5 +5
ZI D SET Q
1K
Q
CLR
Ci
返回
CN+4 F3 F2 F1 F0
S3
S2
ALU(74LS181)
S1 S0
M
CN
A3 A2 A1 A0 B3 B2 B1 B0
F3 F2 F1 F0
S3
S2
ALU(74LS181)
S1 S0
M
CN+4
A3 A2 A1 A0 B3 B2 B1 B0CN
S3 S2 S1 S0 M
Cn181
DA1，DA2：两片74LS273
T4 T1 B-IR
I3-I0
寄存器 译码
B-R0
MA6 -MA0
B-R1 B-R2
B-R3
R0-B
R1-B
R2-B
MA6-MA0
R3-B
D6-D0
J1
I7-I2
T1 微地址锁存器 OE CLK Q6-Q0 CLR
|
J5
FZ
指令译码器
FC
INT
T4 KA
7
KB
Q6-Q0
计算机组成原理 -实验一运算器组成实验_
三．实验内容
验证74LS181的算术运算和逻辑运算功能（采 用正逻辑）
改变运算器的功能设置，观察运算器的输出。
SW-B=1、ALU-B=0保持不变 在给定DR1=65、DR2=A7的情况下，改变运算器的功
能设置，观察运算器的输出，填入下表中，并和理论分 析进行比较、验证。 例如：置S3 S2 S1 S0 M CN为 1 0 0 1 0 1 运算器做加 法运算；
45
4.实验步骤
4.对源程序进行编译
在左方Source in Project栏中选中第二行ispLSI1032-70LJ84, 在右方Process for current Source栏中双击第七行JEDEC File按钮，则开始编译。如果编译正确，则生成可下载的文 件JEDEC File，即使出现警告提示，也表示已成功生成了可 下载文件。如果提示错误，则需要修改程序，然后重新编译。
40
3.实验原理
对该器件的逻辑系统设计是通过使用硬件描述 语言活原理图输入来实现的，硬件描述语言有 ABEL、VHDL等多种语言。
为了方便同学学习，这里以硬件描述语言进行 编程，描写器件功能，下面用ABEL语言编程 来实现一个加法器。
41
4.实验步骤
1.安装EDA。
打开计算机电源，进入windows系统，安装上述 ispDesignEXPERT软件，安装完成后，桌面和开始菜单中 则建有ispDesignEXPERT软件图标。
5
三．实验内容
图中已将用户需要连接的控制信号用圆圈标明（其 他实验相同，不再说明），其中除T4为脉冲信号， 其它均为电平信号。由于实验电路中的时序信号均 已连至“W/R UNIT”的相应时序信号引出端，因此， 在进行实验时，只需将“W/R UNIT”的T4接至 “STATE UNIT”的微动开关KK2的输出端，按动微 动开关，即可获得实验所需的单脉冲，而S3、S2、 S1、S0 、Cn、M、LDDR1、LDDR2、ALU-B、 SW-B各电平控制信号用“SWITCH UNIT”中的二 进制数据开关来模拟，其中Cn、ALU-B、SW-B为 低电平有效，LDDR1、LDDR2为高电平有效。
计算机组成原理实验1运算器实验
计算机组成原理实验1运算器实验新疆师范⼤学计算机组成原理（本科）实验报告实验名称：实验1 运算器实验院系：计算机科学技术学院班级： 11-1班学⽣姓名：⽊拉提·巴⼒学号： 20111601141025 合作者姓名：指导教师：彭程⽼师教师评阅结果：教师评语：实验⽇期 2014 年 12⽉ 01⽇⼀、实验⽬的1．掌握运算器的组成及⼯作原理；2．了解4位函数发⽣器74LS181的组合功能，熟悉运算器执⾏算术操作和逻辑操作的具体实现过程；3．验证带进位控制的74LS181的功能。
⼆、实验仪器及设备1.EL-JY-II型计算机组成原理实验系统⼀套。
2. 导线若⼲三、实验内容验证74LS181运算器的逻辑运算功能和算术运算功能。
四、电路图图1－7 实验⼀开关实验接线图五、实验操作及运⾏结果1）拨动清零开关CLR，使其指⽰灯。
再拨动CLR，使其指⽰灯亮。
置ALU-G＝1：关闭ALU的三态门；再置C-G=0：打开数据输⼊电路的三态门；2）向数据暂存器LT1（Ｕ3、U4）中置数：（1）设置数据输⼊电路的数据开关“D15……D0”为要输⼊的数值；（2）置LDR1＝1：使数据暂存器LT1（Ｕ3、U4）的控制信号有效，置LDR2＝0：使数据暂存器LT2（Ｕ5、U6）的控制信号⽆效；（3）按⼀下脉冲源及时序电路的【单脉冲】按钮，给暂存器LT1送时钟，上升沿有效，把数据存在LT1中。
3）向数据暂存器LT2（Ｕ5、U6）中置数：（1）设置数据输⼊电路的数据开关“D15……D0”为想要输⼊的数值；（2）置LDR1＝0：数据暂存器LT1的控制信号⽆效；置LDR2＝1：使数据暂存器LT2的控制信号有效。
（3）按⼀下脉冲源及时序电路的“单脉冲”按钮，给暂存器LT2送时钟，上升沿有效，把数据存在LT2中。
（4）置LDR1＝0、LDR2＝0，使数据暂存器LT1、LT2的控制信号⽆效。
4 ）检验两个数据暂存器LT1和LT2中的数据是否正确：（1）置C-G=1，关闭数据输⼊电路的三态门，然后再置ALU-G=0，打开ALU的三态门；（2）置“S3S2S1S0M”为“11111”，数据总线显⽰灯显⽰数据暂存器LT1中的数，表⽰往暂存器LT1置数正确；（3）置“S3S2S1S0M”为“10101”，数据总线显⽰灯显⽰数据暂存器LT2中的数，表⽰往暂存器LT2置数正确。
计算机组成原理-运算器实验
实验一运算器实验计算机的一个最主要的功能就是处理各种算术和逻辑运算，这个功能要由CPU 中的运算器来完成，运算器也称作算术逻辑部件ALU。
首先安排基本运算器实验，了解运算器的基本结构。
1.1实验目的(1) 了解运算器的组成结构。
(2) 掌握运算器的工作原理。
1.2实验设备PC机一台，Digilent Nexys 4TM开发板，Xilinx Vivado开发套件。
1.3实验原理Digilent Nexys 4TM开发板的通用I/O设备电路图如图1.1所示：图1.1Digilent Nexys 4TM开发板的通用I/O设备电路图如上所示，Nexys4 DDR板包括2个三色LED，16个滑动开关，6个按钮开关，16个单体LED和1个数字-8的七段显示器。
为了防止粗心大意的短路（假如一个FPGA针脚分派到一个按钮开关或者滑动开关被粗心大意的定为输出时将发生短路）损害，按钮开关和滑动开关通过串联电阻连接到FPGA。
5个按钮开关分派到1个“+”信号的配置是瞬时开关，在正常情况下，这些瞬时开关不用时产生低信号输出，被压时产生高信号输出。
另一方面，“CPU RESET”红色按钮不用时产生高信号输出，被压时产生低信号输出。
“CPU RESET”按钮常常在EDK（嵌入式开发套件）设计中用于重置进程，但你也可以把它当为常用按钮开关使用。
滑动开关根据他们的位置产生固定的高或低信号输入。
16个单体高效LED通过330欧姆的电阻阳极连接到FPGA,所以当其各自I/O 针脚应用到逻辑高电压时他们应该是打开的。
不被用户访问的额外LED表示电源，FPGA编程状态和USB和以太网端口状态。
控制显示模块的七段显示器的原理图如图1.2所示：图1.2七段显示器原理图Nexys4 DDR板包含2个4位同阳极7段LED显示器，配置表现得像1个8位数字显示。
8位数字的每一个由分派在一个“数字8”图案中的7段组成，每段嵌入1个LED。
如图17所示，每段LED是单独发光，所以128种模式的任何一个可以通过使某些LED段发光和另外的不发光显示在一个数字上。
计算机组成原理实验-运算器实验报告
当A=10000000，B=00110010时
F=01111111
（5）S3S2S1S0=1101时，F=A加1。例如：
当A=00110101，B=00110101时，F=00 Nhomakorabea10110
当A=11100011，B=00100010时
F=11100100
F=00100000，FC灯亮，表示有进位
（3）S3S2S1S0=1011时，F=A减B。例如：
当A=00110101，B=00110101时，
F=00000000
当A=01011011，B=00111010时
F=00100001
（4）S3S2S1S0=1100时，F=A减1。例如：
当A=00110101，B=00110101时，
计算机组成原理实验运算器实验报告基本运算器实验报告运算器的组成部分运算器实验报告运算器及移位实验计算机组成原理实验运算器运算器的主要功能是运算器的主要功能运算器的功能
1.逻辑运算
（1）S3S2S1S0=0000时，F=A，例如：
当A=00010101，B=01101001时
F=00010101；
当A=01011000时，B=01011110时
当A=11000011，B=00111100时
F=00000000
（4）S3S2S1S0=0011时，F=A+B。例如：
当A=00110101，B=11001010时，
F=11111111
当A=01011011，B=11000101时
F=11011111
（5）S3S2S1S0=0100时，F=/A。例如：
F=00011101
当A=01000111，B=00000101时
计算机组成原理运算器实验
计算机硬件实验室实验报告姓名徐骁学号33 班级0920542 成绩设备名称及软件环境计算机、Proteus仿真软件、模型机仿真软件实验名称运算器组成实验日期一．实验内容使用181四位算术逻辑芯片实现八位算术逻辑运算实验。
二．理论分析或算法分析运算器数据通路是由两片74LS181芯片以并和串形式构成的八位字长的运算器。
（如图）左边高四位运算芯片，右边是低四位运算芯片。
低位芯片的进位输出端Cn+4与高位芯片的进位输入端Cn相连，这使得低四位运算产生的进位送进高四位运算中。
低位芯片的进位输入端Cn可与外来进位相连，高位芯片的进位输出引至外部。
两个芯片的控制端S0～S3和M各自相连。
为控制运算器向内总线上输出运算结果，在其输出端连接了一个三态门（用74LS245 实现）。
若要将运算结果输出到总线上，则要将三态门74LS245的控制端ALU-B置低电平。
否则输出高阻态。
运算器的两个数据输入端分别由两个数据暂存器DR1、DR2（用锁存器74LS273 实现）来锁存数据。
要将内总线上的数据锁存到DR1或DR2 中，则锁存器74LS273的控制端LDDR1或LDDR2须为高电平。
当T4脉冲来到的时候，总线上的数据就被锁存进DR1或DR2中了。
数据输入单元(实验板上印有INPUT DEVICE)用以给出参与运算的数据。
其中，输入开关经过一个三态门（74LS245）和内总线相连，该三态门的控制信号为SW-B，取低电平时，开关上的数据则通过三态门而送入内总线中。
总线数据显示灯（在BUS UNIT 单元中）已与内总线相连，用来显示内总线上的数据。
控制信号中除T4为脉冲信号，其它均为电平信号。
由于实验电路中的时序信号均已连至“W/R UNIT”单元中的相应时序信号引出端，因此，需要将“W/R UNIT”单元中的T4接至“STATE UNIT”单元中的微动开关KK2的输出端。
实验所需组件连接完成，按动微动开关，便能获得实验所需的单脉冲。
《计算机组成原理》实验报告——运算器
南通大学信息科学技术学院《计算机组成实验》实验报告实验运算器的设计与实现一、实验目的1.熟悉Vivado软件的使用方法。
2.熟悉运算器的功能。
3.掌握自顶而下的硬件模块设计方法。
4.掌握电路仿真测试方法，掌握仿真激励文件的编写，掌握仿真输出的分析方法。
二、实验任务设计一个运算器，具有基本的加、减、与、非、异或等功能。
三、设计步骤（1）实验电路原理及信号说明运算器的逻辑结构如图所示：其中Aluc操作码对应功能如下：具体设计如下：本实验采用运算部件并行多路选择实现，运用了32位加/减法器，32位移位器，32位6选1选择器。
（2）实验电路设计顶层文件：module ALU(X,Y,Aluc,R,Z);input[31:0]X,Y;input[3:0]Aluc;output[31:0]R;output Z;wire[31:0]d_as,d_and,d_or,d_xor,d_lui,d_sh,d;ADDSUB_32 as32(X,Y,Aluc[0],d_as);assign d_and=X&Y;assign d_or=X|Y;assign d_xor=X^Y;assign d_lui={Y[15:0],16'h0};SHIFTER shift(Y,X[10:6],Aluc[3],Aluc[1],d_sh);MUX6X32 select(d_and,d_or,d_xor,d_lui,d_sh,d_as,Aluc[3:0],R);assign Z=~|R;endmodule32位加法/减法计算器：module ADDSUB_32(X,Y,Sub,S);input [31:0]X,Y;wire Cout;input Sub;output [31:0]S;CLA_32 adder0(X,Y^{32{Sub}},Sub,S,Cout);endmodule32位CLA运算器8x4位：module CLA_32(X,Y,Cin,S,Cout);input[31:0]X,Y;input Cin;output[31:0]S;output Cout;wire Cout0,Cout1,Cout2,Cout3,Cout4,Cout5,Cout6;CLA_4 add0(X[3:0],Y[3:0],Cin,S[3:0],Cout0);CLA_4 add1(X[7:4],Y[7:4],Cout0,S[7:4],Cout1);CLA_4 add2(X[11:8],Y[11:8],Cout1,S[11:8],Cout2);CLA_4 add3(X[15:12],Y[15:12],Cout2,S[15:12],Cout3);CLA_4 add4(X[19:16],Y[19:16],Cout3,S[19:16],Cout4);CLA_4 add5(X[23:20],Y[23:20],Cout4,S[23:20],Cout5);CLA_4 add6(X[27:24],Y[27:24],Cout5,S[27:24],Cout6);CLA_4 add7(X[31:28],Y[31:28],Cout6,S[31:28],Cout);Endmodule4位CLA运算器：module CLA_4(X,Y,Cin,S,Cout);input [3:0]X,Y;output Cout;input Cin;output [3:0]S;and i0(Y_3,X[3],Y[3]);or i1(X_3,X[3],Y[3]);and i2(Y_2,X[2],Y[2]);or i3(X_2,X[2],Y[2]);and i4(Y_1,X[1],Y[1]);or i5(X_1,X[1],Y[1]);and i6(Y_0,X[0],Y[0]);or i7(X_0,X[0],Y[0]);not i01(Y_31,Y_3);nand i02(Y_32,X_3,Y_2);nand i03(Y_33,X_3,X_2,Y_1);nand i04(Y_34,X_3,X_2,X_1,Y_0);nand i05(Y_35,X_3,X_2,X_1,X_0,Cin);nand i00(Cout,Y_31,Y_32,Y_33,Y_34,Y_35);//Cout的输出门级电路实现not i_2(Y__3,Y_3);and i21(Y_21,Y__3,X_3);not i22(Y_22,Y_2);nand i23(Y_23,X_2,Y_1);nand i24(Y_24,X_2,X_1,Y_0);nand i25(Y_25,X_2,X_1,X_0,Cin);nand i26(Y_26,Y_22,Y_23,Y_24,Y_25);xor i20(S[3],Y_21,Y_26);//S3的输出门级电路实现not i_1(Y__2,Y_2);and i11(Y_11,Y__2,X_2);not i12(Y_12,Y_1);nand i13(Y_13,X_1,Y_0);nand i14(Y_14,X_1,X_0,Cin);nand i15(Y_15,Y_12,Y_13,Y_14);xor i10(S[2],Y_11,Y_15);//S2的输出门级电路实现not i_0(Y__1,Y_1);and i51(Y_51,Y__1,X_1);not i52(Y_52,Y_0);nand i53(Y_53,X_0,Cin);nand i54(Y_54,Y_52,Y_53);xor i50(S[1],Y_51,Y_54);//S1的输出门级电路not i41(Y__0,Y_0);and i42(Y_4,Y__0,X_0);xor i40(S[0],Y_4,Cin);//S0的输出门级电路endmodule32位移位器：module SHIFTER(X,Sa,Arith,Right,Sh);input [31:0]X;//操作数input [4:0]Sa;//移位长度input Arith,Right;//right表示判断左移还是右移，arith判断逻辑还是算术移位output [31:0]Sh;//输出结果wire [31:0]T4,T3,T2,T1,T0,S4,S3,S2,S1;wire a=X[31]&Arith;wire [15:0]e={16{a}};parameter z=16'b0000000000000000;wire [31:0]L1u,L1d,L2u,L2d,L3u,L3d,L4u,L4d,L5u,L5d;assign L1u={X[15:0],z[15:0]};assign L1d={e,X[31:16]};MUX2X32 M1l(L1u,L1d,Right,T4);MUX2X32 M1r(X,T4,Sa[4],S4);//1assign L2u={S4[23:0],z[7:0]};assign L2d={e[7:0],S4[31:8]};MUX2X32 M2l(L2u,L2d,Right,T3);MUX2X32 M2r(S4,T3,Sa[3],S3);//2assign L3u={S3[27:0],z[3:0]};assign L3d={e[3:0],S3[31:4]};MUX2X32 M3l(L3u,L3d,Right,T2);MUX2X32 M3r(S3,T2,Sa[2],S2);//3assign L4u={S2[29:0],z[1:0]};assign L4d={e[1:0],S2[31:2]};MUX2X32 M4l(L4u,L4d,Right,T1);MUX2X32 M4r(S2,T1,Sa[1],S1);//4assign L5u={S1[30:0],z[0]};assign L5d={e[0],S1[31:1]};MUX2X32 M5l(L5u,L5d,Right,T0);MUX2X32 M5r(S1,T0,Sa[0],Sh);Endmodule32位6选1功能选择器：module MUX6X32(d_and,d_or,d_xor,d_lui,d_sh,d_as,Aluc,d);input [31:0]d_and,d_or,d_xor,d_lui,d_sh,d_as;input [3:0]Aluc;output [31:0]d;function [31:0]select;input [31:0]d_and,d_or,d_xor,d_lui,d_sh,d_as;input [3:0]Aluc;case(Aluc)4'b0000:select=d_as;4'b0001:select=d_as;4'b0010:select=d_and;4'b0011:select=d_or;4'b0100:select=d_xor;4'b0110:select=d_lui;4'b0101:select=d_sh;4'b0111:select=d_sh;4'b1111:select=d_sh;4'b1101:select=d_sh;endcaseendfunctionassign d=select(d_and,d_or,d_xor,d_lui,d_sh,d_as,Aluc); endmoduleRTL视图如下：四、实验仿真结果分析1.仿真测试文件：module sim();// ALU Inputsreg [31:0] X;reg [31:0] Y;reg [3:0] Aluc;// ALU Outputswire [31:0] R;wire Z;ALU u_ALU (.X ( X ),.Y ( Y ),.Aluc ( Aluc ),.R ( R ),.Z ( Z ) );initial beginAluc[3:0] = 0;X[31:0] = 3;Y[31:0] =2;#50;endalways #200 Aluc=Aluc+1;endmodule2.仿真测试波形：3.仿真测试结果分析开始时设置两个操作数X为3，Y为2；Aluc为0时执行加法运算，结果为5；Aluc为1时执行减法运算，结果为1；Aluc为2时执行与运算，结果为2；Aluc为3时执行或运算，结果为3；Aluc为4时执行异或运算，结果为1；……分析可知，设计符合实验要求。
计算机组成原理—运算器实验
计算机组成原理—运算器实验计算机组成原理实验报告实验⼀运算器实验⼀、实验⽬的1、掌握简单运算器的数据传输⽅式。
2、验证运算功能发⽣器（74LS181）及进位控制的组合功能。
⼆、实验要求完成不带进位及带进位算术运算实验、逻辑运算实验，了解算数逻辑运算单元的运⽤。
三、实验原理实验中所⽤的运算器原理如下图（初略图）。
其中运算器由两⽚74LS181以并、串形式构成8位字长的ALU。
运算器的输出经过⼀个三态门（74LS245）和数据总线连接，运算器的两个数据输⼊端分别由两个锁存器（74LS273）锁存，锁存器的输⼊已连接到数据总线，数据开关（INPUT UNIT）已和数据总线连接，⽤来显⽰数据总线内容。
本实验装置的控制线（CTR-IN UNIT）应与（CTR-OUT UNIT）连接，数据总线、时序电路（TIME UNIT）产⽣的脉冲信号（他-听）、P(1)、P(2)、P(3)本实验装置已连接，（CLK UNIT）必须选择⼀档合适的时钟，其余均为电平控制信号（HC-UNIT）。
进⾏实验时，⾸先按动位于本实验装置右中侧的复位按钮，使系统进⼊初始待命状态，在LED显⽰器闪动出现“P”的环境下，按动增址命令键使LED显⽰器⾃左向右第⼀位显⽰提⽰符“H”，表⽰本装置已进⼊⼿动单元实验状态，在该状态下按动单步命令建，即可获得实验所需的单脉冲信号，⽽各电平控制信号位于LED显⽰器左⽅的K25-K0⼆进制数据开关来模拟。
注意：在进⾏⼿动实验时，必须先预置开关点电平：/Load=1,/CE=1,其余开关控制信号电平均置为0。
四、实验连接1、⼋位运算器控制信号连接：位于实验装置左上⽅的控制信号（CTR-INUNIT）中的（S3、S1、S0、M、/CN、LDDR1、LDDR2、LDCZY、/SW-B、/ALU-B）与位于实验装置右中⽅的（CTR-IN UNIT）、左下⽅INPUT-UNIT中的（/SW-B）右上⽅CTR-IN (/ALU-B)作对应连接，实验装置中上⽅信号Cn+4与Cn+4I相连。
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南通大学计算机科学与技术学院上机实验报告
课程名称：计算机组成原理年级：上机日期：2014 姓名：学号: 班级:
实验名称：实验二运算器组成实验教师：成绩：
1.设计一个8位补码加/减法运算器
(1)参考图1，在QUARTUS II里输入原理图，设计一个8位补码加/减法运算器。
①一位二进制的加减法器电路图为：
③封装为芯片，设计8位二进制的加减法器，电路图如下
④创建波形文件，对该8位补码加/减法运算器进行功能仿真测试测试通过后，封装成一个芯片。
3．利用仿真波形，测试数据通路的正确性。
设定各控制信号的状态，完成下列操作，要求记录各控制信号的值及时序关系。
（1）在输入数据IN7~IN0上输入数据后，开启输入缓冲三态门，检查总线
时序关系表为：
检查方法，在DR1中存入55H，同时在DR2中存入00H，检测总线输出的数即为存入的数据，波形图如下：
时序关系表为：
方法与上相同，在DR1中存入55H，同时在DR2中存入00H，检测总线输出的数即为存入的数据，波形图如下：
时序关系表为：
（4）完成加法运算，求55H+AAH，检查运算结果是否正确，请说明检查方法。
波形图如下：
（5）完成减法运算，分别求55H-AAH和AAH-55H，检查运算结果是否正确，请说明检查方法。
①计算AA-55，波形图如下：
时序图如下：
②计算
（6）求12H+34H-56H ，将结果存入寄存器R0，检查运算结果是否正确，同时检查数据是否存入，请说明检查方法。
①首先计算结果，波形图，时序图如下：
②检查结果的保存，则把结果存入LDR1，把00H 存入LDR2，通过与0的相加，输出结果就可确定数据已存入。