异步二进制加法计数器
电工电子技术基础知识点详解3-1-1-二进制计数器
74LS197
CT/ LD CR
D3 D2 D1 D0
逻辑功能示意图
芯片内有一个二进制计数器和一个八进制计数器
CP下降沿( )触发器翻转
有置“0”端和置数端，低电平有效。
2. 同步二进制计数器
同步计数器：计数脉冲同时接到各位触发器，各位触发器状态的变 换与计数脉冲同步。
异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因 而工作速度较慢。
Q2
Q1
Q0
与关系
Q
J FF3
QJ
FF2
Q
J FF1
J
Q FF0
K
K
K
K
Q
Q
Q
Q
RD
CP
由主从型 JK 触发器组成的同步四位二进制加法计数器
计数脉冲同时加到各位触发器上，当每个到来后触发器状态是 否改变要看J、K的状态。
Q3
Q2
Q1
Q0 最低位触发器FF0每一个
与关系
脉冲就翻转一次；
Q
J FF3
K
JK触发器构成减法计数器
74LS197集成4位异步二进制加法计数器
U CC C R Q 3 D 3 D1 Q 1 C P0
Q3 Q2 Q1 Q0
14 13 12 11 10 9
8 74LS197
CP1
CP0 12 3 45 6
7
C T/ L D Q 2 D 2 D 0 Q 0 C P1 G N D
小结
2. 同步二进制计数器
74LS161型四位同步二进制计数器
(a) 外引线排列图； (b) 逻辑符号
表21.3.4 74LS161型同步二进制计数器的功能表
异步二进制加法计数器课件
• 异步二制加法数器的基 • 异步二制加法数器的用 • 异步二制加法数器的式 • 异步二制加法数器的性能析 • 异步二制加法数器的例
01
异步二制加法数器述
定义与功能
定义
异步二进制加法计数器是一种数 字电路，用于对二进制数进行加 法运算。
功能
实现二进制数的相加，并输出相 加后的结果。
时序优化
通过调整时钟信号的频率和相 位，优化触发器的时序逻辑，
提高计数器的响应速度。
低功耗设计
采用低功耗器件和电路结构， 降低计数器的运行功耗。
容错技术
通过冗余设计和错误检测与纠 正机制，提高计数器的可靠性。
性能测试与评估
测试环境
搭建符合要求的测试平 台，包括输入信号源、 输出负载、测试仪器等。
测试方法
设计实例三
总结词：成本较高
VS
详细描述：基于FPGA的异步二进制 加法计数器虽然具有高度的可编程性 和灵活性，但成本相对较高。FPGA 芯片的价格较高，而且需要相应的开 发工具和编程环境，增加了设计的成 本。此外，由于FPGA的资源有限， 设计时需要合理规划资源的使用，避 免浪费。
THANKS
感
在数字信号处理中的应用
信号的编码与解码
在数字信号处理中，信号需要进行编码与解码，异步二进制加法计数器可以用 于实现信号的编码与解码功能。
数字滤波器
数字滤波器是数字信号处理中的重要元件之一，异步二进制加法计数器可以作 为数字滤波器中的关键元件，实现数字信号的滤波功能。
在通信系统中的应用
调制解调
在通信系统中，调制解调技术是实现信号传输的关键技术之一，异步二进制加法 计数器可以用于实现调制解调功能。
灵活性
异步二进制计数器课件
物联网领域
随着物联网技术的普及，异步二 进制计数器将在智能家居、智能
农业等领域发挥重要作用。
工业自动化领域
在工业自动化生产线上，异步二 进制计数器能够实现精确的计数 和测控，提高生产效率和产品质
量。
医疗设备领域
在医疗设备中，异步二进制计数 器可用于实现精确的生理数测 量和监控，提高医疗设备的智能
化水平。
针对计数器的性能指标， 采取相应的优化策略，如 优化电路结构、降低工作 频率等。
改进措施
针对测试中存在的问题， 采取相应的改进措施，如 改进触发器电路、优化逻 辑门传输延迟等。
性能验证
对优化和改进后的计数器 进行性能测试，验证其性 能指标是否得到提升。
05
异步二进制计数器的发展趋势与展望
技术发展趋势
高精度化
随着科技的发展，对计数器的精 度要求越来越高，未来异步二进 制计数器将向更高精度方向发展
。
小型化
为了满足各种便携式设备的需求， 异步二进制计数器将进一步实现小 型化，提高集成度。
低功耗设计
在节能减排的背景下，低功耗设计 是未来异步二进制计数器的重要发 展方向，以延长设备的使用时间。
应用领域拓展
工作原理
工作原理
异步二进制计数器采用触发器作为基本单元，通过组合多个触发器实现二进制 数的计数。触发器状态的变化受输入脉冲的控制，从而实现计数的功能。
工作过程
在输入脉冲的作用下，触发器状态发生翻转，并将状态信息传递给下一个触发 器，最终输出计数值。
分类与特点
分类
根据进制数不同，异步二进制计数器可分为二进制异步计数器和十进制异步计数 器。
未来研究方向与挑战
算法优化
针对异步二进制计数器的算法 进行优化，以提高其性能和稳
计数器
此上升沿使十位的74LS192(2)从0000开始计数 直到第100 此上升沿使十位的74LS192(2)从0000开始计数,直到第100 开始计数, CP脉冲作用后 计数器由1001 1001恢复为 脉冲作用后, 恢复为0000 0000, 个CP脉冲作用后,计数器由1001 1001恢复为0000 0000,完成 一次计数循环. 一次计数循环.
▲ 二—五—十进制计数器74LS90 十进制计数器74LS90
二进制计数器:FF0构成一个二进制计数器; 构成一个二进制计数器; 二进制计数器: 五进制计数器: 异步计数器(五进制计数器) 五进制计数器:FF1,FF2,FF3构成模 5异步计数器(五进制计数器); 8421码异步十进制计数器:时钟脉冲接CP 8421码异步十进制计数器:时钟脉冲接CP0 ,CP1端与Q0端相连. 端与Q 端相连. 码异步十进制计数器 5421码异步十进制计数器:时钟脉冲接CP 5421码异步十进制计数器:时钟脉冲接CP1 ,CP0端与Q3端相连. 端与Q 端相连. 码异步十进制计数器 74LS90又称为 74LS90又称为二—五—十进制计数器. 又称为二 进制计数器.
Q3 Q2 Q1 Q0
0 0 0 0 0 0 0 0 1 0 0 1 计 数 计 数 计 数 计 数
▲ 引脚功能说明 S1, S2:S1 S2 = 1时,计数器置"9",即被置成1001状态,与CP无关.且优 先 时 计数器置" ,即被置成 状态, 无关. 状态 无关 , 级别最高. 级别最高. RD1 RD2:当S1 S2 = 0时,RD1 RD2 = 1计数器清零. 计数器清零. 时 计数器清零 Q3Q2Q1Q0:输出端 CP0, CP1:双时钟输入端
0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 1 1 0
数电-时序逻辑电路 计数器
——依照一般同步时序电路的设计步骤
例题
用D触发器设计同步十进制加法计数器 用JK触发器设计同步六进制减法计数器
（1）异步二-十进制计数器 74HC/HCT390
FF0 二进制计数器 CP0输入，Q0输出
FF1——FF3
异步五进制计 数器（P277）
CP1输入，Q3、Q2、Q1输出
CP1 1
1000~1111 8进制
异步计数器
方法二 整体反馈清0法实现72进制加法计数器
1 CP
××××
CR D0 D1 D2 D3
CET
CEP 74161(0) TC CP Q0 Q1 Q2 Q3 PE 1
××××
CR D0 D1 D2 D3
CET
CEP 74161(1) TC
CP Q0 Q1 Q2 Q3 PE 1
TC
CEP
74161
PE
>CP Q0 Q1 Q2 Q3
CR: 异步清零端
CP:
有效
PE: 同步并行置数使能端
D0 - D3 ：预置数据输入端 CET、CEP: 计数使能端
TC:进位输出端，用于级连（TC = CET·Q3·Q2·Q1·Q0）
74161逻辑功能表
输入
输出
清预 零置
使能
时 钟
预置数据输入
连接方式1 Q2 Q1 Q0 000 001 010 011 100 101 110 111 000 001
（5421码）
连接方式2 Q0 Q3 Q2 Q1 0 000 0 001 0 010 0 011 0 100 1 000 1 001 1 010 1 011 1 100
二-五-十进制加法计数器
表三位二进制加法计数器状态表
计数器
• 2．十进制计数器
• 二进制计数不符合人们的日常习惯，在数字系统中，凡需直接观 察计数结果的地方，差不多都是用十进制数计数的。十进制计数器电 路有多种形式，下面介绍使用最多的8421BCD码十进制计数器。 图8-2-3(a)所示是四位同步十进制加法计数器，它是在四位同 步二进制加法计数器的基础上改进而来的。8421码与二进制比较， 来第十个脉冲时，不是由“1001”变为“1010”，而是应回到“00 00”。比较1010和0000可知，和没有变化，所以它们的驱动不变， 输入接线不变。但由1变为了0，也变为0，所以对FF1、FF3作如下 修改。
电机每转一周，光线透过圆盘上的小孔照射光电元件一次，光电元件 产生一个电脉冲。光电元件每秒发出的脉冲个数就是电机的转速。光电元 件产生的电脉冲信号较弱，且不够规则，必须放大、整形后，才能作为计 数器的计数脉冲。脉冲发生器产生一个脉冲宽度为1秒的矩形脉冲，去控 制门电路，让“门”打开1秒钟。在这1秒钟内，来自整形电路的脉冲可以经 过门电路进入计数器。根据转速范围，采用4位十进制计数器，计数器以8 421码输出，经过译码器后，再接数字显示器，显示电机转速。本任务中 数据存储和计数的问题就需要用时序逻辑电路的相关知识来解决。
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课题2
计数器
1．二进制加法计数器
(1)异步二进制加法计数器 所谓异步计数器是指计数脉冲并不引到所有触发器的时钟脉冲输入端， 有的触发器的时钟脉冲输入端是其他触发器的输出，因此，触发器不是 同时动作。 下图所示为三位二进制加法计数器的逻辑图。
异步二进制加法计数器PPT课件
2021
38
1.同步5进制加法计数器
2021
39
2.同步10进制加计数器电路
2021
40
6.4 集成计数器
主要内容： 同步二进制加计数器74LS161的逻辑功能 同步十进制加/减计数器74LS192的逻辑功能 异步二进制加法计数器74LS93的逻辑功能 异步十进制加法计数器74LS90的逻辑功能 采用74LS161构成小于16的任意进制加计数器 采用74LS90构成小于10的任意进制加计数器 采用两片74LS161构成小于256的任意进制加法计数器 采用两片74LS90构成小于100的任意进制加法计数器
2021
34
2021
35
3.同步n位二进制计数器 计数器的构成具有一定的规律，可归纳如下：
（a）同步n位二进制计数器由n个JK触发器组成；
（b）各个触发器之间采用级联方式，第一个触发器 的输入信号J0＝K0＝1，其它触发器的输入信号由 计数方式决定。
2021
36
如果是减计数器则为：
如果是加计数器则为：
首先连接成8421BCD码十进制计数器，然后在此基础 上采用反馈置9法。8进制加法计数器的计数状态为 1001、0000～0110，其状态转换图如图（a）所示。
2021
72
2021
73
练习: 下图是几进制计数器?
QD QC QB QA S9(1) 74LS90 R0(1) S9(2) CPB CPA R0(2)
A
＞CPU ＞CPD
QA
BC 74LS193 QB QC
D LD
RD QD
异步清零： RD=1 异步预置数：RD=0, LD=0 同步加计数：RD=0, LD=1,CPD=1
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
计数器原理
计数器原理计数器是数字系统中用的较多的基本逻辑器件，它的基本功能是统计时钟脉冲的个数，即实现计数操作，它也可用与分频、定时、产生节拍脉冲和脉冲序列等。
例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
计数器的种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编计数器等等。
1、用D触发器构成异步二进制加法/减法计数器图1 3位二进制异步加法器如上图1所示，是由3个上升沿触发的D触发器组成的3位二进制异步加法器。
图中各个触发器的反相输出端与该触发器的D输入端相连，就把D触发器转换成为计数型触发器T。
将上图加以少许改变后，即将低位触发器的Q端与高一位的CP端相连，就得到3位二进制异步减法器，如下所示：图2 3位二进制异步减法器2、异步集成计数器74LS9074LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。
其引脚排列图和功能表如下所示：图3 74LS90的引脚排列图表1 74LS90的功能表3、中规模十进制计数器74LS192(或CC40192)74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：图4 74LS192的引脚排列及逻辑符号（a ）引脚排列 (b) 逻辑符号图中：PL 为置数端，U CP 为加计数端，D CP 为减计数端，U TC 为非同步进位输出端，TC为非同步借位输出端，P0、P1、P2、P3为计数器输入端，MR为清除端，Q0、Q1、DQ2、Q3为数据输出端。
其功能表如下：表2 74LS192的功能表4、4位二进制同步计数器74LS161该计数器能同步并行预置数据，具有清零置数，计数和保持功能，具有进位输出端，可以串接计数器使用。
1、计数器的逻辑功能
典型集成计数器
1、同步四位二进制（十六进制）加法计数器SN74163
CLK R LD EP ET 工作模式
0 X X X 同步置 零
1 0 X X 同步预置数
X 1 101
保持
X 1 1 X 0 保持（C=0）
1 1 1 1 加法计数
Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0
C
1 fQ0 2 fCP
1 0 X X 同步预置数
X 1 101
保持
X 1 1 X 0 保持（C=0）
1 1 1 1 加法计数
注：逻辑符号和引脚排列与74163完全相同
小结
•掌握计数器的分类及特点。 •掌握集成计数器74LS163、74LS160的逻辑功能。
作业
补充：查阅集成手册看懂74LS191、74LS190的逻辑功能。
◆ 保持功能
当R’=LD’=1、EP• ET=0时，Q3Q2Q1Q0保持不变。
◆ 进位信号C
C= ET·Q3Q2Q1Q0
只有在ET=1且Q3Q2Q1Q0=1111时，C=1，表明下一个CLK 上升沿到来时将会有进位产生。
实现二进制加法计数功能：
计数
Q3Q2Q1Q0
0000 0001
1
EP Q0 Q1 Q2 Q3 C
1 ET
74163
LD 1
异步二进制加法计数器
工作速度与功耗分析
工作速度
异步二进制加法计数器的工作速度取决于其内部逻辑门的传输延迟。通常，提高工作时钟频率可以加快计数速度， 但同时也会增加功耗。
功耗
异步二进制加法计数器的功耗与其工作速度和位宽密切相关。在高速工作时，计数器的功耗会显著增加。优化设 计可以降低功耗，例如采用低功耗逻辑门和时钟分频技术。
06
异步二进制加法计数器的发 展趋势与展望
发展趋势
高精度化
随着数字信号处理技术的发展，异步二进制加法计数器的 精度越来越高，能够满足更复杂和精确的数字计算需求。
小型化与集成化
随着微电子技术的进步，异步二进制加法计数器的体积逐 渐减小，同时其功能越来越强大，集成度越来越高。
低功耗化
随着物联网、移动设备等应用的普及，低功耗设计成为异 步二进制加法计数器的重要发展方向，以满足长时间、便 携式使用的需求。
03
异步二进制加法计数器的应 用
在数字系统中的应用
实现数字逻辑运算
异步二进制加法计数器可以用于实现数字逻辑运算，如二进制数 的加法、减法等。
控制电路时序
在数字系统中，异步二进制加法计数器可以作为时序控制电路的一 部分，用于产生定时信号和控制电路的时序逻辑。
实现数据比较器
利用异步二进制加法计数器，可以构建数据比较器，用于比较两个 二进制数的大小。
可靠性
由于异步计数器采用简单的电路结 构，因此具有较高的可靠性。
异步计数器与同步计数器的比较
1 2 3
工作方式
异步计数器在时钟信号触发时立即进行运算，而 同步计数器则是在时钟信号的每个周期内进行运 算。
时序逻辑
异步计数器不需要时序逻辑电路的支持，而同步 计数器则需要时序逻辑电路来保证正确的运算时 序。
数字电路实验计数器
实验八计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。
2．熟悉掌握常用中规模集成电路计数器及其应用方法。
二、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。
计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。
计数器种类繁多。
根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。
在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。
根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。
根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。
1.异步二进制加法计数器异步二进制加法计数器是比较简单的。
图是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图和（c）分别为其状态图和波形图。
对于所得状态图和波形图可以这样理解：触发器FF O（最低位）在每个计数沿（CP）的下降沿（1 → 0）翻转，触发器FF1的CP端接FF0的Q0端，因而当FF O（Q O）由1→ 0时，FF1翻转。
类似地，当FF1（Q1）由1→0时，FF2翻转，FF2（Q2）由1→0时，FF3翻转。
4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M=16）。
从波形图可看到，Q0 的周期是CP周期的二倍；Q1 是Q0的二倍，CP的四倍；Q2是Q1 的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。
所以Q0 、Q1、Q2、Q3分别实现了二、四、八、十六分频，这就是计数器的分频作用。
二进制计数器
2019/11/20
(a) 电路图 （b）时序图
12
2．异步二进制减法计数器
必须满足二进制数的减法运算规则：0-1不够减， 应向相邻高位借位，即10-1＝1。
组成二进制减法计数器时，各触发器应当满足： ① 每输入一个计数脉冲，触发器应当翻转一次 （即用T′触发器）； ② 当低位触发器由0变为1时，应输出一个借位信 号加到相邻高位触发器的计数输入端。
2019/11/20
13
（1）JK触发器组成的3位异步二进制减法计数器 （用CP脉冲下降沿触发）。
仿真
图5-16 3位异步二进制减法计数器
2019/11/20
(a)逻辑图 ( b)时序图
14
表5-6 3位二进制减法计数器状态表
CP顺序 0 1 2 3 4 5 6 7 8
Q2 Q1 Q0 000 111 110 101 100 011 010 001 000
8
1000
9
1001
10
1010
11
1011
12
1100
13
1101
14
1110
15
1111
16
0000
22
图5-19 4位同步二进制加法计数器的时序图
2019/11/20
23
仿真
图5-20 T40位=同J0步=K二0=进1制加法计数器 T1=J1=K1= Q0
T2=J2=K2= Q1Q0
2019/11/20
器翻转，计数减1。
2019/11/20
25
（2）触发器的翻转条件是：当低位触发器的Q端 全1时再减1，则低位向高位借位。
10－1＝1 100－1＝11 1000－1＝111 10000－1＝1111
同步计数器和异步计数器的区别
同步计数器和异步计数器的区别
同步异步计数器区分：同步计数器的触发信号是同一个信号。
具体来说，每一级的触发器接的都是同一个CLK信号。
异步计数器的触发信号时不同的，例如第一集的输出Q’作为第二级的触发信号。
几进制的区分：看数据输出端得接线方法，当接线满足拿个计数时会导致“清零”端或者是“置数端”满足工作状态。
导致这一计数状态之后回到零。
这样子就很容易的判定计数器是几进制的了。
异步计数器
在异步计数器中，有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲，因此各个触发器状态变换的时间先后不一，故被称为“ 异步计数器”。
同步计数器
在同步计数器中，各触发器受同一输入计数脉冲控制，计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步，故称为“ 同步计数器”。
由于各触发器同步翻转，因此工作速度快，但接线较复杂。
异步二进制加法计数器线路联接简单，各触发器是逐级翻转，因而工作速度较慢。
第六章 时序逻辑电路计数器
EP ET
CLK Q0 Q1 Q2
C LD LD R D RD Q3
（b）功能表
图6.3.9 4注：74161和74LS161只是内部电路结构有些区别。74LS163 也是4位二进制加法计数器，但清零方式是同步清零
01
01
0
6.3.2 计数器
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
Ti Qi 1Qi 2 ...Q0 T0 1
T 触发器
1.定义： 凡在时钟信号作用下，具有表5.6.3所示功能的触 发器称为T 触发器 表5.6.3
在数字电路中，凡在 CP 时钟脉冲 控制下，根据输入信号T取值的不 同，具有保持和翻转功能的电路 ，即当 T=0 时能保持状态不变 ， T=1 时一定翻转的电路，都称为 T 触发器。 2.特性方程： 由特性表可得
(a)逻辑图形符号 （b）功能表 图6.3.12 同步十六进制可逆计数器74LS193的图形符号及功能表
6.3.2 计数器
2. 同步十进制计数器：
①加法计数器 基本原理：在四位二 进制计数器基础上修 改，当计到1001时， 则下一个CLK电路状 态回到0000。
T1 Q0 Q0Q3
6.3.2 计数器
K1 ＆ T3 J Q3 6 7 8 9 10 11 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 0 1 0 1 3 2 1 0 9 0 0 0 1 0
C K1
6.3.2 计数器
其逻辑电路如图6.3.15所示
驱动方程：
T0 1 (Q3 Q2 Q1 ) T1 Q0 Q0 (Q1 Q2 Q3 ) T2 Q1 Q1 Q0 T3 Q2
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q 是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
异步二进制加法计数器课件
使用ModelSim进行仿真与验证
ModelSim软件安装与使 用
了解ModelSim软件的安装步 骤和使用方法，熟悉仿真环境 和仿真流程。
二进制加法器仿真
计数器仿真
验证与调试
在ModelSim中加载二进制加 法器的Verilog代码，进行仿真 ，观察输出结果。
在ModelSim中加载计数器的 Verilog代码，进行仿真，观察 计数器的运行情况和输出结果 。
触发器的种类与工作原理
触发器的种类
基本R-S触发器、D触发器、JK触 发器和T触发器等。
工作原理
触发器是一种双稳态电路，能够 存储二进制数据，并具有翻转特 性。输入信号的变化会引起触发 器的状态翻转。
触发器之间的连接方式
串行连接
将多个触发器依次串联起来，前一个触发器的输出作为后一 个触发器的输入。
高速性能
异步计数器具有较高的时 钟频率和较短的延迟时间 ，可以满足高速性能的需 求。
异步二进制加法计数器的实现方法
利用D触发器实现异步复位和加载
01
通过D触发器的异步输入端，实现异步复位和加载操作。
利用JK触发器实现二进制加法计数
02
通过JK触发器的翻转功能，实现二进制加法计数。
利用译码器实现输出控制
使用ModelSim的调试功能， 对仿真结果进行验证和调试， 确保设计的正确性和可靠性。
使用JTAG进行调试与测试
01
02
03
04
05
JTAG接口介绍
JTAG调试器安装 二进制加法器调
与使用
试
计数器调试
测试结果分析
了解JTAG接口的原理和特 点，掌握JTAG接口的应用 范围和限制。
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1.同步2位二进制计数器
32
工作原理分析
33
2.同步3位二进制计数器
34
35
3.同步n位二进制计数器 计数器的构成具有一定的规律，可归纳如下： （a）同步n位二进制计数器由n个JK触发器组成； （b）各个触发器之间采用级联方式，第一个触发器 的输入信号J0＝K0＝1，其它触发器的输入信号由 计数方式决定。
17
例6-3由集成移位寄存器74LS194和非门组成的脉冲分 配器电路如图所示，试画出在 CP 脉冲作用下移位寄 存器各输出端的波形。
18
6.2
主要内容：
异步N进制计数器
异步n位二进制加、减计数器电路
异步n位二进制计数器电路的构成方法
异步3进制加计数器电路
异步6进制加计数器电路 异步非二进制计数器电路的构成方法
7
（e）并行输入/并行输出
8
9
1.串行输入/串行输出/并行输出移位寄存器：
下图所示为边沿 D 触发器组成的 4 位串行输入 / 串行 输出移位寄存器。
串行输入1010
10
（a）寄存器清零
0 0 0 0
0
0
0
11
（c）第2个CP脉冲之后
0 0 0
（d）第3个CP脉冲之后
0
12
（e）第4个CP脉冲之后
19
能够对输入脉冲个数进行计数的电路称为计数器。 一般将待计数的脉冲作为CP脉冲。 电路结构： 触发器＋门电路。
N个触发器可表示N位二进制数。
20
加法计数器
二进制计数器
同步计数器 计 数 器 异步计数器
十进制计数器
减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器
· · · · · ·
21
36
如果是减计数器则为：
J1 K1 Q0
如果是加计数器则为：
J 2 K 2 Q0Q1 J n 1 K n 1 Q0Q1 Qn 2
J1 K1 Q0 J 2 K 2 Q0Q1 J n 1 K n 1 Q0Q1
Qn 2
37
6.3.2
同步非二进制计数器
连 接 规 律 加 法 计 数 减 法 计 数 T＇触发器的触发沿 上 升 沿
CPi Qi 1 CPi Qi 1
CPi Qi 1
下 降 沿
例子
25
CPi Qi 1
6.2.2
异步非二进制计数器
1.异步3进制加计数器 异步3进制加计数器以异步2位二进制加计数器为基础 构成。 要实现这一点，必须使用带异步清零端的触发器。
1
0
1
0
1
0
1
0
3
上述寄存器的寄存时间？
集成寄存器74LS175
4
74LS175真值表
课外查资料：了解集成寄存器74LS373与 74LS374。
5
6.1.2 移位寄存器
移位寄存器的5种输入输出方式：
（a）串行输入/右移/串行输出
（b）串行输入/左移/串行输出
6
（c）并行输入/串行输出
（d）串行输入/并行输出
41
6.4.1
集成同步二进制计数器
其产品多以四位二进制即十六进制为主，下面 以典型产品 74LS161为例讨论。
42
① 异步清零。当CLR=0时，不管其它输入信号的状 态如何，计数器输出将立即被置零。
43
② 同步置数。当CLR=1（清零无效）、LD=0时， 如果有一个时钟脉冲的上升沿到来，则计数器输出 端数据Q3～Q0等于计数器的预置端数据D3～D0。
1010
13
例6-1 对于图6-4所示移位寄存器，画出下图所示输入 数据和时钟脉冲波形情况下各触发器输出端的波形。 设寄存器的初始状态全为0。
14
2. 集成电路移位寄存器 常用集成电路移位寄存器为74LS194，其逻辑符号和 引脚图如图所示。
15
16
例6-2 利用两片集成移位寄存器74LS194扩展成一 个8位移位寄存器。
同步非2n进制计数器的电路构成没有规律可循， 可采取“观察”法，其具体构成过程见书p158
38
1.同步5进制加法计数器
39
2.同步10进制加计数器电路
40
6.4
集成计数器
主要内容： 同步二进制加计数器74LS161的逻辑功能 同步十进制加/减计数器74LS192的逻辑功能 异步二进制加法计数器74LS93的逻辑功能 异步十进制加法计数器74LS90的逻辑功能 采用74LS161构成小于16的任意进制加计数器 采用74LS90构成小于10的任意进制加计数器 采用两片74LS161构成小于256的任意进制加法计数器 采用两片74LS90构成小于100的任意进制加法计数器
N进制计数器 二进制计数器 十进制计数器 N进制计数器
6.2.1 异步n位二进制计数器
1. 异步2位二进制加计数器
异步2位二进制减计数器
24
2.异步n位二进制计数器 其构成具有一定的规律： (a)异步n位二进制计数器由n个触发器组成，每个触发器均 接成T′触发器。 (b)各个触发器之间采用级联方式，其连接形式由计数方式 （加或减）和触发器的边沿触发方式（上升沿或下降沿） 共同决定 。
计数脉冲 0 1 Q1 0 0 Q0 0 1 计数脉 冲 0 1 Q1 0 0 Q0 0 1
2
3 4（再循 环）
1
1 0
0
1 0
2
3（再 循环）
1 0
0
0
26
异步3进制加计数器电路如下
0
计数到 1 11的瞬 间就清 零 1
27
异步3进制加计数器输出波形：
28
2. 异步非二进制计数器 构成方式与上述3进制计数器一样，即采用“反馈清 零”法。 如：异步6进制加计 数器电路可在3位2 进制加计数器电路 基础上实现。
29
异步6进制加计数器电路
0
1
1
0 计数到110的瞬间就清零
30
6.3
主要内容：
同步N进制计数器
同步2位二进制加、减计数器电路
同步3位二进制加、减计数器电路 同步n位二进制计数器电路的构成方式 同步5进制加计数器电路 同步10进制加法计数器电路
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6.3.1
同步n位二进制计数器
第6章 寄存器与计数器
1
6.1 寄存器与移位寄存器
主要内容：
触发器构成的寄存器
集成寄存器74LS374/ 74HC374/ 74HCT374
移位寄存器的五种输入输出方式
触发器构成的移位寄存器
4位集成移位寄存器74LS194
移位寄存器的应用举例
2
6.1.1 寄存器
在数字电路中，用来存放二进制数据或代码的 电路称为寄存器 。