用JKFF设计一个M=4的计数器
4进制计数器设计
湖南人文科技学院课程设计报告课程名称：电子技术基础课程设计设计题目：24进制数字电子钟时计器、译码显示电路系别：专业：班级：学生姓名:学号：起止日期: 2009/06/01————2009/06/18 指导教师:教研室主任：摘要24进制数字钟是一种用数字电路技术实现时计时的装置，与机械式时钟相比具有更高的准确性和直观性。
此次设计与制作24进制电子数字钟时计数、译码、显示电路需要了解组合逻辑电路和时序逻辑电路；了解集成电路的引脚安排；了解各种时计数、译码芯片的逻辑功能及使用方法；了解数字钟的原理。
本次设计是基于24进制电子数字钟的原理，实现具有24进制清零功能的电子钟，它主要由脉冲、10进制加法器74LS160、译码器74LS48、共阴极LED数码管等四个模块构成。
脉冲本利用555设计一个多谐振荡器，但由于制板受单面板限制，故撤销了555设计的多谐振荡器，而直接由实验室提供脉冲。
各功能模块在QuartusⅡ软件中先由VHDL语言描述出，然后将其打包成可调用的元件，再利用原理图输入法将各模块按功能连接起来就得到顶层文件的原理图。
这时，再进行时序仿真、引脚锁定和嵌入逻辑分析仪之后，就编译下载至硬件中，选择正确的模式和各种设置后即可实现这次设计所要求的功能。
关键词：加法器;译码器;显示数码管目录设计要求 (1)前言 (1)1.方案论证与对比 (2)1.1方案一 (2)1.2方案二 (2)1.3两种方案的对比 (3)2、各功能模块设计 (3)2.1计数器电路 (3)2.2译码驱动电路 (5)2.3共阴极七段数码管显示器 (6)3、调试与操作说明 (8)3.1电路仿真效果图 (8)3.2P ROTEL电路印刷板原理图及印刷板制版电路图 (9)3.3实际电路系统的制作及测试 (10)3.4电路板的测试情况、参数分析与实际效果 (10)4、心得与体会 (11)5、元器件及仪器设备明细..............................6、参考文献..........................................7、致谢..............................................24进制电子数字钟时计数、译码器、显示电路设计要求时间以24秒为一个周期，具有自动清零功能。
用JKFF触发器设计一个模为4的同步计数器
题目：用JKFF 触发器设计一个模为4的加法计数器
步骤1 分析题意。
由题意知，待设计的模4同步计数器，且不要求加载初值。
故电路只需时钟输入端clk ，clk 作为电路的同步时钟，不必当做输入变量对待；输出一个4进制数2个输出端，记为Q0Q1。
要有输出信号Z ，故共需要3个输出端。
因输出量Q0Q1就是计数值，故采用Moore 型电路较为合适。
步骤2 建立原始状态图
模4计数器要求有4个记忆状态，且逢4进1。
由此作图: /z
−→0
/↑/1 ↓/0
−−0
/步骤3 状态分配
由于最大模值为4，因此必须取最大代码位数n=2.假设令S 0=00，S 1=01，S 2=10，S 3=11，则可以做出状态转移表：
步骤4 选触发器，求时钟，输出，状态，驱动方程。
因需要2个二进制代码，选用2个CP 下降沿触发的JK 触发器，分别用FF 0，FF 1表示。
由于采用同步方案，故时钟方程为： CP 0=CP 1=CP 2
由表可以做出次态卡诺图及输出卡诺图，根据卡诺图求出次态方程式，不化简，以便使之与JK 触发器的特性方程的形式一致,与JK 触发器的特性方程
n n
n Q K Q J Q +=+1比较可得到驱动方程式。
10Q n =+,
1
0,10Q K Q J ==
11101011,1,Q K J Q Q Q Q Q n ==+=+
10Q Q Y =
步骤5 检查电路能不自启动
1010Q Q Q n ⊕=+=0 1
0101n 1Q Q Q Q Q +=+=0
可见11的次态为有效状态00，电路能够自动启动。
步骤6 画出原理图。
四位二进制减法计数器 (1)
成绩评定表课程设计任务书摘要Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，应用范围非常广泛，由于数字系统中高低电平分别用0和1表示，数字电路问题可以转化成逻辑问题，可以通过仿真电路表示出来，进行观察和研究，并且可以下载到实验箱上。
此次课程设计我将使用VHDL设计一个四位二进制减法器。
Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。
它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。
在这次课设中我将用它绘制出电路图，进行四位二进制减法器模拟。
关键词：Quartus II；VHDL；Multisim；减法器目录一、课程设计目的 (1)二、设计框图 (1)三、实现过程 (2)1、QUARTUS II实现过程 (2)1.1建立工程 (2)1.2编译程序 (7)1.3波形仿真 (11)1.4引脚锁定与下载 (15)1.5仿真结果分析 (16)2、MULTISIM实现过程 (16)2.1求驱动方程 (16)2.2画逻辑电路图 (20)2.3逻辑分析仪的仿真 (21)2.4结果分析 (21)四、总结 (23)五、参考书目 (24)一、课程设计目的1：了解四位二进制计数器工作原理和逻辑功能。
2：掌握计数器电路的分析、设计方法及应用。
3：学会正确使用JK 触发器。
二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。
在本课程设计中，四位二进制减法计数器用四个CP 上升沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0000 0001 0010三个状态，这在状态转换图中可以清晰地显示出来。
具体结构示意框图和状态转换图如下：↓−−−−←−−−−←−−−−←−−−−←−−−−←−−−−←−−−→−−−−→−−−−→−−−−→−−−−→−−−−→− 1000011101100101010000111/10011010101111001101111011110/0/0/0/0/0/0/0/0/0/0/0/B:状态转换图三、实现过程1.QUARTUSII实现过程1.1建立工程.图1-1 QUARTUS软件的启动界面（1）点击File –> New Project Wizard创建一个新工程，系统显示如图5-2。
用JKFF触发器设计一个模为8的加法计数器
题目：用JKFF 设计模为8的加法计数器步骤1： 分析题意 根据题目所给的条件，待设计的计数器默认为模为8的加法器，不需要求加载初值。
电路只需要故电路只需时钟输入端clk ，clk 作为电路的同步时钟，不必当做输入变量对待；输出一个8进制数要3个输出端，记为0Q 1Q 2Q 。
要有输出信号Y ，故共需要3个输出端。
因输出量0Q 1Q 2Q 就是计数值，故采用Moore 型电路较为合适。
步骤2：建立原始状态图 模8加法器要求逢8加1,。
有此状态图做出如图所示。
需要8个状态故不需要化简。
/Y /0 /0 /0S0→S1→S2→S3 ↑/1 ↓/0 S7←S6←S5←S4/0 /0 /0步骤3：状态分配。
由于最大模的值为8，因此必须取代码位数n=3。
假设S0=000，S1=001，S2=010，S3=011，S4=100，S5=101，S6=110，S7=111.则可以做出状态转移表如图。
步骤4：选触发器，求时钟、输出、状态、驱动方程。
因需要3位二进制代码，选用三个CP 下降沿出发的J-K 触发器，分别用FF0，FF1，FF2表示。
有状态列表可作出次态卡诺图及输出函数的卡诺图，如图所示。
与J-K 触发器的特性方程nn n QK Q J Q+=+1比较得到驱动方程输入 现态 次态输 出CP Q2 Q1 Q0 12+n Q11+n Q1+n QY 0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 2 0 1 0 0 1 1 0 3 0 1 1 1 0 0 0 4 1 0 0 1 0 1 0 5 1 0 1 1 1 0 0 6 1 1 0 1 1 1 0 71111nn Q Q 01=+10=J 10=Knn n n n Q Q Q Q Q 101011+=+ nQ J 01=nQ K 01=nn n n n n n n Q Q Q Q Q Q Q Q 122012012++=+nn n Q Q Q Y 210=nnQ Q K J 1022==步骤5：画出逻辑电路图nQ 0nnQ Q 1200 01 11 100 1 1 1 1 1nQ 0nnQ Q 1200 01 11 100 0 1 1 0 11nQ 0nn Q Q 120001 11100 0 0 1 1111nQ 0nnQ Q 12000111100 0 0 0 0 11。
《数字电路与系统设计》第6章习题答案
l ee t h e \1210101…X/Z0/01/0X/Z11…100…6.3对下列原始状态表进行化简： (a)解：1）列隐含表： 2）进行关联比较3）列最小化状态表为：a/1b/0b b/0a/0aX=1X=0N(t)/Z(t)S(t)解：1）画隐含表： 2）进行关联比较： 6.4 试画出用MSI 移存器74194构成8位串行 并行码的转换电路（用3片74194或2片74194和一个D 触发器）。
l ee t-h e \r 91行''' 试分析题图6.6电路，画出状态转移图并说明有无自启动性。
解：激励方程：略 状态方程：略状态转移图 该电路具有自启动性。
6.7 图P6.7为同步加/减可逆二进制计数器，试分析该电路，作出X=0和X=1时的状态转移表。
解：题6.7的状态转移表X Q 4nQ 3nQ 2nQ 1nQ 4n +1Q 3n +1Q 2n +1Q 1n +1Z 0 0 0 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1 1 0 0 1 0 1 1 0 0 1 0 1 1 1 0 1 0 0 0 1 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 0 0 0 0 1 0 0 0 0 1 1 1 0 0 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 0 1 0 0 0 1 0 1 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 0 1 1 1 1 0 0 0 0 1 1 0 0 0 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 0 0 0 1 1 1 0 0 1 1 0 1 0 1 1 1 0 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 11 1116.8分析图6.8电路，画出其全状态转移图并说明能否自启动。
数电课程设计论文四位二进制加计数器(缺0100,0101,0110,1000,1001)
成绩评定表课程设计任务书摘要本文描述了四位二进制同步加法计数器的功能，并且缺省了状态0100，0101，0110，1000，1001。
计数器初始状态从0000开始，每来一个CP脉冲计数器就加1，当增加到0011时，直接跳到状态0111；再来一个CP脉冲，计数器直接跳到状态1010；当计数器加到1111时，给高位进位的同时计数器归零。
本课程设计分别通过QuartusⅡ和multisim软件设计实现此计时器。
在QuartusⅡ软件中先用VHDL语言描述此计数器，编译完成后，进行波形仿真，最后下载到试验箱中。
在multisim软件中首先设计实现此计数器功能的电路图，然后运行仿真电路图，通过LED灯亮灭的顺序和逻辑分析仪的波形变化情况验证电路图的正确性。
关键词：四位二进制加计数器；QuartusⅡ软件；multisim软件；目录1课程设计目的 (1)2课程设计实现框图 (1)3实现过程 (1)3.1QuartusⅡ实现过程（VHDL） (1)3.1.1建立工程 (2)3.1.2VHDL源程序 (5)3.1.3编译和仿真过程 (6)3.1.4引脚锁定与下载 (9)3.1.5仿真结果分析 (10)3.2Multisim实现过程（电路设计） (11)3.2.1设计原理 (11)3.2.2基于Multisim的设计电路图 (15)3.2.3逻辑分析仪显示的波形 (16)3.2.4仿真结果分析 (16)4设计体会 (17)5参考文献 (18)1课程设计目的1、了解数字系统设计方法。
2、熟悉VHDL语言及其仿真环境、下载方法。
3、熟悉Multisim环境。
4.设计实现四位二进制加计数器（缺0100,0101,0110,1000,1001）。
2课程设计实现框图图1所示是四位二进制同步加法计数器的结构示意框图。
CP是输入计数脉冲，所谓计数，就是计CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器计满时再来CP脉冲，计数器归零的同时给高位进位，即要送给高位进位信号，图中的输出信号C就是要送给高位的进位信号。
如何用JK触发器设计计数器
按计数增减分:加法计数器,减法计数器,加/减法计数器.7.3.1 异步计数器一,异步二进制计数器1,异步二进制加法计数器分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器.分析方法:由逻辑图到波形图(所有JK触发器均构成为T/ 触发器的形式,且后一级触发器的时钟脉冲是前一级触发器的输出Q),再由波形图到状态表,进而分析出其逻辑功能.2,异步二进制减法计数器减法运算规则:0000-1时,可视为(1)0000-1=1111;1111-1=1110,其余类推.注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式.(2)CT74LS161的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并行置数.③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.4,反馈置数法获得N进制计数器方法如下:·写出状态SN-1的二进制代码.·求归零逻辑,即求置数控制端的逻辑表达式.·画连线图.(集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等)试用CT74LS161构成模小于16的N进制计数器5,同步二进制加/减计数器二,同步十进制加法计数器8421BCD码同步十进制加法计数器电路分析三,集成同计数器1,集成十进制同步加法计数器CT74LS160(1)CT74LS160的引脚排列和逻辑功能示意图图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图(2)CT74LS160的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并行置数.③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.2.集成十进制同步加/减计数器CT74LS190其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示.集成计数器小结:集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式. 74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74191相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同.7.3.3 利用计数器的级联获得大容量N进制计数器计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器. 1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量.举例:74LS290(1)100进制计数器(2)64进制计数器2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端.举例:74161(1)60进制(2)12位二进制计数器(慢速计数方式)12位二进制计数器(快速计数方式)7.4 寄存器和移位寄存器寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成.按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广.7.4.1 基本寄存器概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器.1,单拍工作方式基本寄存器无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有:2.双拍工作方式基本寄存器(1)清零.CR=0,异步清零.即有:(2)送数.CR=1时,CP上升沿送数.即有:(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.7.4.2 移位寄存器1.单向移位寄存器四位右移寄存器:时钟方程:驱动方程:状态方程:右移位寄存器的状态表:输入现态次态说明Di CP1 ↑1 ↑1 ↑1 ↑0 0 0 01 0 0 01 1 0 01 1 1 01 0 0 01 1 0 01 1 1 01 1 1 1连续输入4个1单向移位寄存器具有以下主要特点:单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移.n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出操作.若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零.2.双向移位寄存器M=0时右移M=1时左移3.集成双向移位寄存器74LS194CT74LS194的引脚排列图和逻辑功能示意图:CT74LS194的功能表:工作状态0 × × ×1 0 0 ×1 0 1 ↑1 1 0 ↑1 1 1 ×异步清零保持右移左移并行输入7.4.3 移位寄存器的应用一,环形计数器1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环.结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0.工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n2,能自启动的4位环形计数器状态图:由74LS194构成的能自启动的4位环形计数器时序图二,扭环形计数器1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环.实现扭环形计数器时,不必设置初态.扭环形计数器的进制数N与移位寄存器内的触发器个数n满足N=2n的关系结构特点为:,即将FFn-1的输出接到FF0的输入端D0.状态图:2,能自启动的4位扭环形计数器7.4.4 顺序脉冲发生器在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器.顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器.一,计数器型顺序脉冲发生器计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成. 举例:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器.二,移位型顺序脉冲发生器◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发生器.◎时序图:◎由CT74LS194构成的顺序脉冲发生器见教材P233的图7.4.6和图7.4.77.5 同步时序电路的设计(略)7.6 数字系统一般故障的检查和排除(略)本章小结计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分.计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用清零端或置数控制端,让电路跳过某些状态来获得N进制计数器.寄存器是用来存放二进制数据或代码的电路,是一种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取用.寄存器分为基本寄存器和移位寄存器两大类.基本寄存器的数据只能并行输入,并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入,并行输出,串行输入,串行输出,并行输入,串行输出,串行输入,并行输出.寄存器的应用很广,特别是移位寄存器,不仅可将串行数码转换成并行数码,或将并行数码转换成串行数码,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路.在数控装置和数字计算机中,往往需要机器按照人们事先规定的顺序进行运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,而且要求这些控制信号在时间上有一定的先后顺序.通常采取的方法是,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲,以控制系统各部分协调地工作.顺序脉冲发生器分计数型和移位型两类.计数型顺序脉冲发生器状态利用率高,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产生竞争冒险,需要采取措施消除.移位型顺序脉冲发生器没有竞争冒险问题,但状态利用率低.由JK触发器组成的4位异步二进制减法计数器的工作情况分析略.二,异步十进制加法计数器由JK触发器组成的异步十进制加法计数器的由来:在4位异步二进制加法计数器的基础上经过适当修改获得.有效状态:0000——1001十个状态;无效状态:1010～1111六个状态.三,集成异步计数器CT74LS290为了达到多功能的目的,中规模异步计数器往往采用组合式的结构,即由两个独立的计数来构成整个的计数器芯片.如:74LS90(290):由模2和模5的计数器组成;74LS92 :由模2和模6的计数器组成;74LS93 :由模2和模8的计数器组成.1.CT74LS290的情况如下.(1)电路结构框图和逻辑功能示意图(2)逻辑功能如下表7.3.1所示.注:5421码十进制计数时,从高位到低位的输出为.2,利用反馈归零法获得N(任意正整数)进制计数器方法如下:(1)写出状态SN的二进制代码.(2)求归零逻辑(写出反馈归零函数),即求异步清零端(或置数控制端)信号的逻辑表达式.(3)画连线图.举例:试用CT74LS290构成模小于十的N进制计数器.CT74LS290则具有异步清零和异步置9功能.讲解教材P215的[例7.3.1].注:CT74LS90的功能与CT74LS290基本相同.7.3.2 同步计数器一,同步二进制计数器1.同步二进制加法计数器2,同步二进制减法计数器3,集成同步二进制计数器CT74LS161(1)CT74LS161的引脚排列和逻辑功能示意图注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式.(2)CT74LS161的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并行置数.③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.4,反馈置数法获得N进制计数器方法如下:·写出状态SN-1的二进制代码.·求归零逻辑,即求置数控制端的逻辑表达式.·画连线图.(集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等)试用CT74LS161构成模小于16的N进制计数器5,同步二进制加/减计数器二,同步十进制加法计数器8421BCD码同步十进制加法计数器电路分析三,集成同计数器1,集成十进制同步加法计数器CT74LS160(1)CT74LS160的引脚排列和逻辑功能示意图图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图(2)CT74LS160的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并行置数.③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.2.集成十进制同步加/减计数器CT74LS190其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示.集成计数器小结:集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式. 74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74191相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同.7.3.3 利用计数器的级联获得大容量N进制计数器计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器. 1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量.举例:74LS290(1)100进制计数器(2)64进制计数器2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端.举例:74161(1)60进制(2)12位二进制计数器(慢速计数方式)12位二进制计数器(快速计数方式)7.4 寄存器和移位寄存器寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成.按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广.7.4.1 基本寄存器概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器.1,单拍工作方式基本寄存器无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有:2.双拍工作方式基本寄存器(1)清零.CR=0,异步清零.即有:(2)送数.CR=1时,CP上升沿送数.即有:(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.7.4.2 移位寄存器1.单向移位寄存器四位右移寄存器:时钟方程:驱动方程:状态方程:右移位寄存器的状态表:输入现态次态说明Di CP1 ↑1 ↑1 ↑1 ↑0 0 0 01 0 0 01 1 0 01 1 1 01 0 0 01 1 0 01 1 1 01 1 1 1连续输入4个1单向移位寄存器具有以下主要特点:单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移.n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出操作.若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零.2.双向移位寄存器M=0时右移M=1时左移3.集成双向移位寄存器74LS194CT74LS194的引脚排列图和逻辑功能示意图:CT74LS194的功能表:工作状态0 × × ×1 0 0 ×1 0 1 ↑1 1 0 ↑1 1 1 ×异步清零保持右移左移并行输入7.4.3 移位寄存器的应用一,环形计数器1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环.结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0.工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n2,能自启动的4位环形计数器状态图:由74LS194构成的能自启动的4位环形计数器时序图二,扭环形计数器1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环.实现扭环形计数器时,不必设置初态.扭环形计数器的进制数N与移位寄存器内的触发器个数n满足N=2n的关系结构特点为:,即将FFn-1的输出接到FF0的输入端D0.状态图:2,能自启动的4位扭环形计数器7.4.4 顺序脉冲发生器在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器.顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器.一,计数器型顺序脉冲发生器计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成. 举例:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器.二,移位型顺序脉冲发生器◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发生器.◎时序图:◎由CT74LS194构成的顺序脉冲发生器见教材P233的图7.4.6和图7.4.77.5 同步时序电路的设计(略)7.6 数字系统一般故障的检查和排除(略)本章小结计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分.计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用清零端或置数控制端,让电路跳过某些状态来获得N进制计数器.寄存器是用来存放二进制数据或代码的电路,是一种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取用.寄存器分为基本寄存器和移位寄存器两大类.基本寄存器的数据只能并行输入,并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入,并行输出,串行输入,串行输出,并行输入,串行输出,串行输入,并行输出.寄存器的应用很广,特别是移位寄存器,不仅可将串行数码转换成并行数码,或将并行数码转换成串行数码,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路.在数控装置和数字计算机中,往往需要机器按照人们事先规定的顺序进行运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,而且要求这些控制信号在时间上有一定的先后顺序.通常采取的方法是,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲,以控制系统各部分协调地工作.顺序脉冲发生器分计数型和移位型两类.计数型顺序脉冲发生器状态利用率高,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产生竞争冒险,需要采取措施消除.移位型顺序脉冲发生器没有竞争冒险问题,但状态利用率低.。
采用74LS192设计的4、7进制计数器
采用74LS192设计的4、7进制计数器《电子设计基础》课程报告设计题目：4/7进制计数器设计学生班级：通信0902学生学号：20095972学生姓名:指导教师:时2011. 6. 24间西南科技大学信息工程学院一.设计题目及要求h题目：4/7进制计数器设计：采用74LS192 (40192),J要求：砥数码管显示状态.b.用开关切换两种进制。
—计数脉冲由外部提供。
二.题目分析与方案选择由题目及其要求分析可知，首先要使用74LS192或40192设计一个4 进制计数器和一个7进制计数器，然后通过数码管来显示状态。
两种进制间的切换可以通过一个单刀双掷开关来实现。
其重点和难点在于设计一个4进制计数器和一个7进制计数器口通过分析74LS192和40192的特点，发现可以使用清零法来设计一个4进制计数器，而7进制则不能直接通过置数或者清零获得口因业我选择采用置数法将74LS192或40192设计的从0到7的8进制计数器改装为从1到7的计数器*然后再通过一个减法器使从1到7的计数器变为从0到6 的7进制计数器。
而减法器可以使用集成加法器和四个异或门来实现。
三-主要元器件介绍在本课程设计中，主要用到了兀LS192计数器、7447译码器、74LSOO与非门、740*与门、74LSB6异或门、74283加法器、七段数码显示器和一个单刀双掷开关等元器件。
一、十进制同步可逆计数器74LS192功能如下：L异步清零口74LS192的输入端异步清零信号CR’高电平有效。
仅当CR=l时，计数器输出清零，与其他控制状态无关■2.异步置数控制。
LD非为异步置数控制端，低电平有效.当CR=0,LD 非=0时，D1D2D3D4被置数环受CP控制口3.加法计数器，当CR和LD非均无有效输入时，即当CR=0. LD非=4而减数计数器输入端CPd为高电平，计数脉冲从加法计数端CPu输入时，进行加法计数：当CPd和CPu条件互换时，则进行减法计数。
数字电路与逻辑设计中国大学mooc课后章节答案期末考试题库2023年
数字电路与逻辑设计中国大学mooc课后章节答案期末考试题库2023年1.设计一个能存放8位二进制代码的寄存器,需要的触发器级数是( )。
参考答案:82.用3级触发器可以记忆的状态数是( )。
参考答案:83.基于74161，采用清零法设计模值为十二的计数器，则反馈状态【图片】是________。
参考答案:11004.基于74161，采用置零法设计模值为十二的计数器，则反馈状态【图片】是________。
参考答案:10115.若时序电路的状态转移图如下，则下列说法正确的是________。
【图片】参考答案:CP的频率是Q1的4倍6.用卡诺图对带约束项的逻辑函数进行化简时，以下说法正确的是____。
参考答案:卡诺圈中不可以全是无关项_无关项小方格可以当0格或者1格处理，具体应以化简结果最简为准7.标准与或式就是指函数的最小项表达式。
参考答案:正确8.下图所示电路的逻辑表达式为F=A。
【图片】参考答案:错误9.JKFF的激励信号序列为J=101100和K=010110，信号的变化均在相应时钟下降沿到来前完成，则触发器的输出序列为____。
参考答案:10100010.能完成两个1位二进制数相加，不考虑低位来的进位的器件称为______。
参考答案:半加器11.十进制数(7.5)10对应的二进制数是( )2。
参考答案:111.100012.在时钟有效沿作用下，下列说法正确的是________。
参考答案:边沿DFF具有2种功能13.同步计数器是指的计数器。
参考答案:各触发器时钟端连在一起，统一由系统时钟控制14.由4级触发器构成的寄存器可以存入位二进制代码。
参考答案:415.顺序脉冲信号发生器可以用环形计数器电路构成。
参考答案:正确16.电路如下图所示，下列说法正确的是________。
【图片】参考答案:模值为7的计数器_具备自启动性17.若用DFF设计11110000移存型序列信号发生器，则下列说法正确的是________。
用JK触发器和门电路设计一个4位格雷码计数器
福建农林大学金山学院课程设计报告课程名称：数字逻辑课程设计题目：用JK触发器和门电路设计一个4位格雷码计数器姓名：系：专业：年级：学号：指导教师：职称：2011年6 月29 日用JK触发器和门电路设计一个4位格雷码计数器一、实验目的1、用JK触发器和门电路设计一个4位格雷码计数器。
2、加强对格雷码的认识。
3、熟悉对JK触发器的使用。
4、利用仿真软件Multisim11.0对数字电路进行仿真和实现。
二、仿真软件Multisim介绍（注：因为本课程设计用的是2011年的版本，所以对此进行简单的介绍）⑴仿真软件Multisim11.0：NI Multisim软件是一个专门用于电子电路仿真与设计的EDA工具软件。
作为 Windows 下运行的个人桌面电子设计工具，NI Multisim 是一个完整的集成化设计环境。
NI Multisim计算机仿真与虚拟仪器技术可以很好地解决理论教学与实际动手实验相脱节的这一问题。
学员可以很方便地把刚刚学到的理论知识用计算机仿真真实的再现出来，并且可以用虚拟仪器技术创造出真正属于自己的仪表。
NI Multisim软件绝对是电子学教学的首选软件工具。
⑵特点：①直观的图形界面。
②丰富的元器件。
③强大的仿真能力。
④丰富的测试仪器。
⑤完备的分析手段。
⑥独特的射频(RF)模块。
⑦强大的MCU模块。
⑧完善的后处理。
⑨详细的报告。
⑩兼容性好的信息转换。
三、实验步骤（包括设计过程、仿真结果和结果分析）⒈设计过程6 0 1 0 1 07 0 1 0 0 08 1 1 0 0 09 1 1 0 1 0 10 1 1 1 1 0 11 1 1 1 0 0 12 1 0 1 0 0 13 1 0 1 1 0 14 1 0 0 1 0 15 1 0 0 0 1 16 0 0 0 0 0② 按状态转换表的计数顺序可得****3210Q Q Q Q 的卡诺图：从而分别得出*3Q 、*2Q 、*1Q 、*0Q 、C 的卡诺图：③ 由卡诺图得出状态方程和输出方程：*''''''''3313021021032103()()'Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q =++=+ |*''''''2212031031023102()()'Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q =++=+*'''11032032023010321(()')(())'Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q =++=⊕+⊕*'''''''032132132132132103210()'()'Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q =+++=⊕⊕+⊕⊕'''3210C Q Q Q Q =④ 又JK 触发器的特性方程为：*''Q JQ K Q =+,所以可得驱动方程：''3210J Q Q Q =，'''3210K Q Q Q = ''2310J Q Q Q =，'2310K Q Q Q =1320()'J Q Q Q =⊕，1320()K Q Q Q =⊕ 0321()'J Q Q Q =⊕⊕，0321K Q Q Q =⊕⊕⑤ 由驱动方程可画出逻辑电路图：⒉仿真结果①原理图如下：②部分波形图如下：⑴0000~1101⑵1101~0011③电路状态变化如下：⑴32100000Q Q Q Q=,0C=⑵32100001Q Q Q Q=,0C=⑶32100011Q Q Q Q=,0C=3210⑸32100110Q Q Q Q=,0C=⑹32100111Q Q Q Q=,0C=3210⑻32100100Q Q Q Q=,0C=⑼32101100Q Q Q Q=,0C=3210⑾32101111Q Q Q Q=,0C=⑿32101110Q Q Q Q=,0C=3210⒁32101011Q Q Q Q=,0C=⒂32101001Q Q Q Q=,0C=. '. ⒃32101000Q Q Q Q =,1C =⒊结果分析当3Q 、2Q 、1Q 、0Q 从00001000:完成一个循环时，进位输出C 才为1，其他情况都为0，符合题意要求。
《数字电路与逻辑设计》习题课 (2)
状态定义： S0:初始状态。 S1:收到五角硬币。 S2:收到一元硬币。 S3:收到一元五角硬币。 并入S0状态。
00/00 AB/YZ
S0
01/10 10/11
01/00 10/00
S2
S1 00/00 01/00
00/00 例1原始状态转移图
例2、分析图所示计数器电路，说明是模长为多少的 计数器，并列出状态转移表。
6
C
&
1 1
A & ?
Z
X
&
N
A X
&
1 & J
1
C
R 1 & K
解：1）分析电路结构：该电路是由七个与非门 及一个JKFF组成，且CP下降沿触发，属于米 勒电路，输入信号X1，X2，输出信号Z。
2）求触发器激励函数：J=X1X2，K=X1X2 触发器次态方程：
Qn+1=X1X2Qn+X1X2Qn=X1X2Qn+(X1+X2)Q
第六章复习
计数器的分析
❖ 同步、异步分析步骤：由电路触发器激励 函数(公式和图解）状态转移表分析模 长和自启动性。 用图解法，注意高低位顺序，一般数码越高 位权越高：Q3Q0
❖ 移存型计数器属于同步计数器，只要求出第 一级触发器的次态方程和初始状态，就可以 写出状态转移表。
计数器的设计
❖ 同步计数器的设计：状态转移表激励函数 和输出函数(自启动性检查)电路图。
❖ 7490只能异步级联，M=100。
❖ 74194级联可实现8位双向移存器
MSI实现任意进制计数器(M<N)
❖ 反馈法：异步清0法和同步置数法。注意： 用LD端置全1（置最大数法）时，反馈状 态对应编码中出现0的端口需通过非门送入 反馈门。
4位数加法计算器的设计—电子线路实现训练模板
四川师范大学成都学院4位数加法计算器的设计—电子线路实现训练学生姓名学号所在系通信系专业名称通信工程班级2009级通信工程2班指导教师四川师范大学成都学院二○一一年六月目录一、设计任务 (1)二、方案与论证 (1)（一）控制器的选择 (1)（二）显示器的选择 (2)三、系统硬件设计 (3)（一）系统总框图 (3)（二）原理图设计 (3)四、系统软件设计 (5)五、总结与展望 (5)六、参考文献 (6)附录一：系统总电路 (7)附录二：系统功能测试 (8)四则运算如图： (8)时钟显示如图：（创新部分） (8)附录三：系统PCB图 (9)附录四：源代码 (10)电子线路实现训练4位数加法计算器的设计—电子线路实现训练一、设计任务⏹系统通过4×4的矩阵键盘输入数字及运算符。
⏹可以进行4位十进制数以内的加法运算，如果计算结果超过4位十进制数，则屏幕显示E⏹可以进行加法以外的计算（乘、除、减）。
⏹其他功能（时钟显示）⏹画出完整的电路原理图（包含电源部分）和PCB板图。
二、方案与论证（一）控制器的选择控制器主要用于各模块控制对显示、计算等。
控制器的选择有以下三种方案。
方案1：8位AT89S51AT89S51是ATMEL公司生产，该单片机算术运算功能强，软件编程灵活、自由度大，可以用软件编程实现各种算法和逻辑控制，并且由于其功耗低、体积小、技术成熟和成本低等优点，使其在各个领域应用广泛。
方案2：采用FPGA（现场可编程门列阵）作为系统的控制器。
FPGA采用并行的输入输出方式，提高了系统的处理速度，适合作为大规模实时系统的控制核心。
但由于本设计对数据处理的速度要求不高，FPGA的高速处理的优势得不到充分体现，并且由于其集成度高，使其成本偏高，同时由于芯片的引脚较多，实物硬件电路板布线复杂，加重了电路设计和实际焊接的工作。
方案3: 32位LM3S615LM3S615采用为小型嵌入式应用方案而优化的32位ARM®CortexTM-M3 v7M结构，可兼容Thumb®的Thumb-2专用指令集处理器内核，可提高代码密度，50-MHz操作。
电子线路设计测试--思考题
目录目录 (1)第一章测量误差分析与实验数据处理实验与思考题 (2)第二章电子线路基础实验与思考题 (3)第三章低频电子线路设计实验与思考题 (7)第四章高频电子线路设计实验与思考题 (10)第五章数字逻辑电路设计实验与思考题 (13)第六章综合性电子线路系统设计实验与思考题 (17)第八章电子线路计算机辅助分析与设计 (19)第九章可编程逻辑器件的开发与应用实验与思考题 (20)第十章通用电子仪器及其应用实验与思考题 (21)第十一章高频电子仪器及其应用实验与思考题 (22)第一章测量误差分析与实验数据处理实验与思考题1.1.1 现有两块电压表，一块表的量程为150V ，其精度等级为0.5级；另一块表的量程为15V ，精度等级为2.5级。
欲测量10V 左右的电压，另一块表的量程为15V ，精度等级为2.5级。
欲测量10V 左右的电压，问选用哪块电压表测量更准确？为什么（通过分析计算回答）？V 0R i Ω1.1.2 如题1.1.2图所示，该电路为一电阻分压电路。
根据电阻分压原理V AB =V 0/2=6V 用一内阻R i =20k Ω的直流电压表测量，结果并不等于6V ，为什么？求电压表的测量值V x 及测量的相对误差γx 。
求有限次测量的数学期望的估计值)(ˆx M 、均方差的估计值)(ˆx σ。
设置信概率P =95%，试估计被测频率的真值f 0所处的范围。
真值V 0所处的区间（用计算机解题）。
时对应的函数值y (x )，并根据插值后的实验数据绘制实验曲线（用计算机解题）。
第二章电子线路基础实验与思考题2.1.1 用万用表判别普通二极管、稳压二极管、变容二极管、晶体三极管（PNP与NPN）的极性。
用晶体管特性图示仪测量普通二极管、稳压二极管的伏安特性及主要性能参数I R、r。
要求在坐标纸上绘制特性曲线并标注I R、r的值。
2.1.2 用稳压电源或干电池测发光二极管的极性。
与发光二极管相串联的电阻应如何选取？2.1.3 在晶体管图示仪上测量晶体三极管3DG6、3AX31的输入、输出特性，主要性能参数β、β、I CEO、V(BR)CEO。
数字逻辑期末复习卷资料
一、选择题1．八进制（273）8中，它的第三位数2 的位权为___ ___。
A．(128)10B．(64)10C．(256)10 D．(8)102. 已知逻辑表达式，与它功能相等的函数表达式_________。
A．B．C．D．3. 相邻两组编码只有一位不同的编码是A．8421BCD码 B. 5421BCD码 C. 余3码 D.循环码4．对于如图所示波形,其反映的逻辑关系是_______。
A．与关系B．异或关系C．同或关系D．无法判断5．连续异或2012个1的结果是_________。
A．0B．1 C．不确定D．逻辑概念错误6. 与逻辑函数功能相等的表达式为________。
A．B．C．DCBAF=D．DCBAF++=7．下列所给三态门中，能实现C=0时，F=AB；C=1时，F为高阻态的逻辑功能的是__________。
CBCAABF++=ABF=CABF+=CAABF+=CBABF+=DCBAF+++=DCBAF+++=DCBAF+++=8. 如图所示电路，若输入CP 脉冲的频率为100KHZ ，则输出Q 的频率为__________。
A ． 500KHzB ．200KHzC ． 100KHzD ．50KHz9．下列器件中，属于时序部件的是__________。
A ． 计数器B ． 译码器C ． 加法器D ．多路选择器10．下图是共阴极七段LED 数码管显示译码器框图，若要显示字符“5”，则译码器输出a ～g 应为__________。
A ． 0100100B ．1100011C ． 1011011D ．0011011装订线内二、填空题11.一个4位移位寄存器，现态为0111，经右移1位后其次态为（）或（）12.N个输入端的二进制译码器，共有（）个输出端。
对于每一组输入代码，有（）个输出端是有效电平。
13.给36个字符编码，至少需要（）位二进制数。
14.存储12位二进制信息需要（）个触发器。
15.边沿触发器可分为（）、（）、（）等类型。
数字电路实验3计数器
实验八计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。
2．熟悉掌握常用中规模集成电路计数器及其应用方法。
二、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。
计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。
计数器种类繁多。
根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。
在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。
根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。
根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。
1.异步二进制加法计数器异步二进制加法计数器是比较简单的。
图1.8.1(a)是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图1.8.1(b)和（c）分别为其状态图和波形图。
对于所得状态图和波形图可以这样理解：触发器FFO（最低位）在每个计数沿（CP）的下降沿（1 → 0）翻转，触发器FF1的C P端接FF0的Q0端，因而当FFO（Q O）由1→ 0时，FF1翻转。
类似地，当FF1（Q1）由1→0时，FF2翻转，FF2（Q2）由1→0时，FF3翻转。
4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M=16）。
从波形图可看到，Q0 的周期是CP周期的二倍；Q1是Q0的二倍，CP的四倍；Q2是Q1 的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。
M进制计数器设计
第三节M （任意）进制计数器设计计数器是组成数字逻辑电路系统的基本功能部件。
通过本课题的学习，要求学会用中规模计数器设计M进制计数器的方法，用组合逻辑电路产生复位、置位等控制信号的方法。
掌握基本数字电路安装与调试技术，为设计装调复杂的数字系统打下基础。
一、M进制异步计数器的设计方法异步计数器的特点是各级触发器的时钟脉冲不完全相同，一般是用前级出发器的输出作为后级触发器的输入时钟脉冲。
一个模为M的计数器可以通过一个模为N （N>M ）的计数器来获得。
使N进制计数器在顺序计数过程中跳过（N-M ）个状态。
实现这种跳变的方法有复位法和置位法。
1.复位法利用复位法获得任意模数M的方法是：在M个时钟脉冲的作用下，把计数到M时所有触发器输出状态为“ 1”的输出端链接到一个与非门的输入端，再用这个与非门的输出去控制计数器的直接清楚除（清“ 0”）端，在第M个时钟脉冲作用时使计数器回到“ 0”状态，从而获得模数为M的计数器。
其设计步骤如下：①由下式求出所需计数器N （N>M ）内的触发器的级数n2n-1前（5-3-1 ）②列出模为M的计数器的二进制代码计数时序表。
③把计数到M时的Q= “ 1 ”的触发器的输出端连接到一个与非门的输入端（有些集成电路计数器入74LS90、74LS92、74LS93等芯片的内部已经设置了这个与非门及其输入端如R o（1）、R o（2）等）。
④把与非门的输出连至计数器的复位输入端。
例1:用74LS90设计一个M=6 （8421码）的异步计数器。
解：M=6计数器的级数时序表如表 5.3.1所示。
由74LS90的复位/计数功能表5.2.3可知，控制端R9（1）R9（2）=00, R o（1）R o（2）=00时，74LS90为计数状态。
因为当计数器计到M=6时，Q B=Q C=1，所以将Q B、Q c接到由两级与非门1D、2D组成的控制电路的输入端以满足R°（1）R0 （2）=11时，74LS90复位，连接电路如图5.3.1所示。
【免费下载】十进制4位加法计数器设计
十 进 制 4 位 加 法 计 数 器
系别：电气工程与自动化系 姓名：李奇杰 学号：B10041016
对全部高中资料试卷电气设备，在安装过程中以及安装结束后进行高中资料试卷调整试验；通电检查所有设备高中资料电试力卷保相护互装作置用调与试相技互术关，系电，力根通保据过护生管高产线中工敷资艺设料高技试中术卷资，配料不置试仅技卷可术要以是求解指，决机对吊组电顶在气层进设配行备置继进不电行规保空范护载高与中带资负料荷试下卷高问总中题体资，配料而置试且时卷可，调保需控障要试各在验类最；管大对路限设习度备题内进到来行位确调。保整在机使管组其路高在敷中正设资常过料工程试况中卷下，安与要全过加，度强并工看且作护尽下关可都于能可管地以路缩正高小常中故工资障作料高；试中对卷资于连料继接试电管卷保口破护处坏进理范行高围整中，核资或对料者定试对值卷某，弯些审扁异核度常与固高校定中对盒资图位料纸置试，.卷保编工护写况层复进防杂行腐设自跨备动接与处地装理线置，弯高尤曲中其半资要径料避标试免高卷错等调误，试高要方中求案资技，料术编试交写5、卷底重电保。要气护管设设装线备备置敷4高、调动设中电试作技资气高，术料课中并3中试、件资且包卷管中料拒含试路调试绝线验敷试卷动槽方设技作、案技术，管以术来架及避等系免多统不项启必方动要式方高，案中为；资解对料决整试高套卷中启突语动然文过停电程机气中。课高因件中此中资，管料电壁试力薄卷高、电中接气资口设料不备试严进卷等行保问调护题试装，工置合作调理并试利且技用进术管行，线过要敷关求设运电技行力术高保。中护线资装缆料置敷试做设卷到原技准则术确：指灵在导活分。。线对对盒于于处调差，试动当过保不程护同中装电高置压中高回资中路料资交试料叉卷试时技卷，术调应问试采题技用，术金作是属为指隔调发板试电进人机行员一隔，变开需压处要器理在组；事在同前发一掌生线握内槽图部内 纸故，资障强料时电、，回设需路备要须制进同造行时厂外切家部断出电习具源题高高电中中源资资，料料线试试缆卷卷敷试切设验除完报从毕告而，与采要相用进关高行技中检术资查资料和料试检，卷测并主处且要理了保。解护现装场置设。备高中资料试卷布置情况与有关高中资料试卷电气系统接线等情况，然后根据规范与规程规定，制定设备调试高中资料试卷方案。
数字电路 第6章复习
6.8分析图P6.8电路，画出其全状态转移图并说 明能否自启动。
Q1 Q2
1J C1 1K 1J C1 1K 1J C1 1K
Q3
CP
图 P 6.8
解：1）该电路为异步时序电路，无输入控制 信号，属于Moore型， 其激励方程为： J1=1,K1=Q2n J2=Q3n, K2=1 J3=1, K3=Q2n 次态方程为： Q1n+1=[Q1n+Q2nQ1n]· CP, Q2n+1=[Q3nQ2n]· CP, Q3n+1=[Q3n+Q2nQ3n]· 1, Q
Q 3 Q2 Q1 Q0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 0 1 1√ 0 1√ 1
Q3 Q2 Q1 Q0 1 0 0 1
LD 0
0 1 0 1 0
0
1
0 1 0 1 0 1
1
1 1 1 1 1 1
0
0 0 1 1 1 1
1
1 1 0 1 1 1
1√
0 1√ 1 1√ 0 1√
Q3Q2Q1
000
101 100
011
有效循环
001
110 010
偏离状态
111
图P6.8的状态转移图
逻辑功能：该电路是一个M=5的具有自启动性的异 步计数器
6.13 用四个DFF设计以下电路： （1）异步二进制减法计数器。 （2）在（1）的基础上用复“0”法构成M=13的异步 计数器。 解（1）
MSI同步计数器
74161——4位二进制加法计数器。 74163——4位二进制加法计数器，CR：同 步清0。 74160——十进制8421BCD加法计数器，引脚 功能与74161相同，只是Qcc=1001时为1
用STC系列单片机制作四位可预置计时器
⽤STC系列单⽚机制作四位可预置计时器⽤STC系列单⽚机制作四位可预置计时器_⽤UM5140X计时器电路改装#:当使⽤的EEPROM起始地址不是C2~C7的IC时请到STC_EEPROM.h⽂件中注释#define EEPROM_C2_C7这⾏宏定义功能：具有⼆个按键，四位红⾊共阳极数码显⽰P3.6长按 = 模式键、短按 = 移位、保存P3.7长按 = 开始键、短按 = 加数、停⽌计时具有正、倒;计分或计秒预设选择具有预约、倒计时;开机功能分别输出⼀个1S低电平信号和⼀个长通低电平信号使⽤说明：A: 上电前若P1.0对地则为倒计秒//P1.1对地则为倒计分//其它状态组合未定义，建议不使⽤。
1: 长按P3.6⼝开关则先重新调出存在eeprom在的计时停⽌计时显⽰P***且第⼀个*以125ms闪烁此时若依次短按P3.6⼝开关则移向下⼀位闪烁，在该位闪烁若短按P3.7⼝的开关则此位加1。
当第三个*闪烁时如果再短按⼀次P3.6⼝开关则保存此次设定值并退出设置状态，显⽰***。
若在闪烁10s内没有新键按下则⾃动退出设置状态并不保存此次设定值，显⽰***。
2: 长按P3.7⼝开关则开始计时显⽰***且最后⼀个dp点闪烁,在计时器运⾏中若短按P3.7⼝开关则停⽌计时,10s内没有新键按下则⾃动重载预设值，显⽰***。
3: 当时间从预设值倒计到 000 时停⽌倒计时且P1^2⼝输出1S低电平信号（后⾃动变⾼）、P1.3⼝长通低电平信号（短按P3.7⼝开关可关闭），10s后⾃动重载预设值。
程序设计：LBQ691477940 2018-03-10升级记录：增加上电⾃动选择设置正计时与倒计时的初步程序编写。
2018-3-11 23:08P1.0 & P1.1 对地时为倒计秒P1.0 对地时为倒计分P1.1 对地时为正计秒P1.0 & P1.1 不接时为正计分 2018-3-11 09:331. /*********************************************************************/2. #include3. #include4. #include5. #define nop _nop_()6. #define uint unsigned int7. #define uchar unsigned char8. #define ulong unsigned long9. #define SBI(Y,X) Y |= (1 << X) //让Y的X位置110. #define CBI(Y,X) Y &= ~(1 << X) //让Y的X位清011. #define set_key P1 //定义键盘⼝12. #define KEY P3 //定义键盘⼝13. #define set_djm 0x00 //P1.0 & P1.1 对地时为倒计秒14. #define set_zjm 0x01 //P1.0 对地时为倒计分15. #define set_djf 0x02 //P1.1 对地时为正计秒16. //#define set_zjf 0x03 //P1.0 & P1.1 不接时为正计分17. sbit P1_4 = P1^4; //位驱动18. sbit P1_5 = P1^5; //位驱动19. sbit P1_6 = P1^6; //位驱动20. sbit P1_7 = P1^7; //位驱动21. sbit OUT1S = P1^2; //到时间后输出约1S低电平24. sbit sw_mode = P3^6; //长按为模式键、短按移位25. sbit sw_strat = P3^7; //长按为开始键、短按加数26. bit DPP = 0, g_shi = 0,up_dn; //闪烁标志位、千位是否显⽰标志位、正计时与倒计时标志位为1时倒计。
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用JKFF 设计一个M=4的同步计数器
步骤1： 分析题意。
根据题目所给的条件，待设计的计数器默认为模为4计数，且不要求加载初值。
故电路只需始终输入端clk ，clk 作为电路的同步时钟；输出一个4进制数要2个输出端，记为Q 1，Q 0。
要有输出进位信号Y 。
采用Moore 型电路。
步骤2：
建立原始状态图。
步骤3： 状态分配。
输入cp
现态 次态
输出Y （t ） Q 1 Q 0
Q 1n+1 Q 0n+1 1 2 3 4 0 0 0 1 1 0 1 1
0 1 1 0 1 1 0 0
0 0 0 1
步骤4：选触发器，求时钟，输出，状态，驱动方程。
选用2个CP下降沿触发的JK触发器，分别用FF0，FF1表示。
时钟方程：CP0=CP1
输出方程式： Y=Q1Q0
Q1n+1的卡若图
Q0的卡若图
Q1n+1= Q1⊕Q0
Q0n+1=
Q
与JK触发器的特性方程Q n+1=J n Q+K Q n比较可得到驱动方程式
J1= Q0 K1= Q0
J0=1 K0=1
步骤5 检查电路是否自启动
讲状态11代入状态方程式
Q1n+1= Q1⊕Q0=0
Q0n+1=
Q=0
可见111的次态为有效状态00，电路能够自启动。
步骤6 画逻辑电路图。