基于FPGA的32位RISC微处理器设计

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基于ＦＧＡ的３Ｐ２位ＲＩＣ微处理器设计Ｓ
刘览郑步生施慧彬
（．１南京航空航天大学电子信息工程学院，南京，１０６２０１；
２南京航空航天大学计算机科学与技术学院，京，１０６．南２０１）
的ＣＩ同时又不会使流水线出现局部逻辑拥堵从而降低微处理器的主频。最后给出了设计的综合结果，对该Ｐ，并设计进行了软件仿真和硬件验证。在ＦＧＡ芯片上的运行时钟频率可达１６６８ＭＨｚＰ４．２。关键词：简指令集计算机；处理器；水线；支预测精微流分中图分类号：Ｐ０．Ｔ３２２文献标识码：Ａ
摘要：出了一种与ＭＩＳ２指令集兼容的３提Ｐ３２位ＲＩＣ微处理器（ — ＩＳ的设计方法。对经典的ＭＩＳ体系ＳＨＰＭＰ）在Ｐ
结构分析之后，处理器的整体结构进行重新划分，过增加流水线级数设计出一种拥有８级流水线的微处理对通
器数据路径结构，并且对设计中由于增加流水线级数而引入的流水线数据冲突问题给出了完整的解决方案。此
外还设计了一种流水线结构的动态分支预测器用以解决微处理器分支冒险问题，其优点在于既能降低微处理器
（．ｏｌｅｏｏｕｅｃｎｅａｄＴｃｎｌｇ，ＮｎｉｇＵｎｖｒｉ２ＣｌｇｆｍｐｔｒＳｉｃｎｅｈｏｏｙａｊｉｅｓｙｅＣｅｎｔｏｒｎｕｉｆＡｅｏａｔｓ＆Ａｓｒｎｕｉ，ｎｉｇ１０６ＣｉａｃｔｏａｔｓＮａｊ，２０１，ｈｎ）ｃｎＡｂｔａｔｓｒｃ：Ａ２ｂｔＲＩＣｍｉｒｐｏｅｓｒＨＰ— ＩｉｈｉｏａｉｌｔｈＩＳ３ｒｄ３－ｉＳｃｏｒｃｓ０ＭＰＳｗｈｃｓｃｍｐｔｅｗｉｈｔｅＭＰ２ｐｏ — ｂ
ｏｈｒｃｓｏｓｒ — ｉｉｅ．Ｂｎｒａｉｇｔｅｐｐｌｅｓａｅｉｒｐ０ｅｓｒｄｔａｈｆｔｅｐｏｅｓｒｉｅｄｖｄｄｙｉｃｅｓｎｈｉｅｉｔｇｓａｍｃｏｒｃｓｏａａｐｔｎｓｒｃｕｅｗｉｈ８ｓａｅｐｐｌｅｉｅｉｎｄａｄａｘｅｌｎｏｕｉｎｆｒｐｐｌｅｄｔａａｄｔｕｔｒｔ一ｔｇｉｅｉｓｄｓｇｅｎｎｅｃｌｔｓｌｔｏｉｅｉａａｈｚｒｓｉｎｅｏｎｓｐｏｉｅ．Ｉｄｉｉｎ，ａｐｐｌｅｙａｉｂａｃｒｄｃｏｓｄｓｇｅｏｅｏｖｎｒｎｈｒｖｄｄｎａｄｔｏｉｅｉｓｄｎｍｃｒｎｈｐｅｉｔｒｉｅｉｎｄｆｒｒｓｌｉｇｂａｃｎｈｚｒｓａａｄ，ｗｈｃｏｎｙｒｄｃｓｔｅＣＰｆｔｅｍｉｒｐ０ｅｓｒｂｔａｓｒｖｎｓｔｅｐｐｌｅｉｈｎｔｏｌｅｕｅｈＩｏｈｃｏｒｃｓｏｕｌｏｐｅｅｔｈｉｅｉｎ
第２卷第３６期２１年５月０１
数
据
采
集
与
Biblioteka Baidu处
理
Ｖｏ．６Ｎｏ３１２．
Ｍａｙ２０１１
Ｊｕｎｌｏｔｑｉｉｉｎ８ｒｃｓｉｇｏｒａｆＤａａＡｃｕｓｔｏＬＰｏｅｓｎ
文章编号：０４９３（０１０ —３７０１０ — ０７２１）３０６ — ７
ｕｔｓｐｅｅｔｄｉｈａｅ．ＡｆｅｈｔｕｔｒｌａａｙｉｏｈｌｓｉＭＩＳ，ｔｅｓｒｃｕｅｃ，ｉｒｓｎｅｎｔｅｐｐｒｔｒｔｅｓｒｃｕａｎｌｓｓｆｔｅｃａｓｃＰｈｔｕｔｒ
Ｄｅｉｎｏ２ＢｉＳＭｉｒｒｃｓｏｓｄｏｓｇｆ３－ｔＲＩＣｃｏｐｏｅｓｒＢａｅｎＦＰＧＡ
ＬｉｕＬａｎ，ＺｈｅｇｓｅｇｎＢｕｈｎ，ＳｈｕｂｎｉＨｉｉ（．ｌｇｆＥｌｃｒｎｃａｄＩｆｒｔｎＥｎｉｅｒｎ１Ｃｏｌｅｏｅｔｏｉｎｎｏｍａｉｇｎｅｉｇ，ＮａｊｇＵｎｖｒｉｅｏｎｉｉｅｓｔｎｙｏｒｎｕｉｓ＆ＡｓｒｎｕｉｓｆＡｅｏａｔｃｔｏａｔ，Ｎａｊｇ，２０１，Ｃｈｎ）ｃｎｉｎ１０６ｉａ