EDA 实验报告

4-1 组合电路设计实验目的：熟悉Quartus2的VHDL文本设计流程全过程，学习简单的组合电路的设计，多层次电路设计、仿真、和硬件测试。

实验任务1：利用软件完成二选一多路选择器的文本编辑和仿真测试等步骤，给出仿真波形，最后在实验系统上进行硬件测试，验证功能。

然后，利用元件例化语句描述图3-31，并将此文件放在同一目录下。

实验任务2：利用刚刚完成的实验内容，设计完成一位全加器，仿真该全加器，得到仿真结果，并利用一位二进制全加器为基本元件，用例化语句写出八位并行二进制全加器的顶层文件，讨论该加法器的电路特性。

实验代码及仿真结果：二选一多路选择器：library ieee;use ieee.std_logic_1164.all;entity mux21a isport(a,b,s: in std_logic;y:out std_logic );end entity mux21a;architecture one of mux21a isbeginprocess(a,b,s)beginif s='0' then y<=a; else y<=b;end if;end process;end architecture one;仿真结果：分析：1、s对电路的输出具有决定作用，s为0时输出为a的值，为1时输出为b的值。

从仿真结果可以看出0到10ns内，s为0，此时y的输出为0，是a的值。

2、10到20ns时间内，s为1，输出为b的值，y为1。

图3-31的仿真仿真程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity singt isport(a:in std_logic_vector(3 downto 1);s:in std_logic_vector(1 downto 0);outy: out std_logic);end singt;architecture bhv of singt iscomponent mux21aport(a,b,s: in std_logic;y:out std_logic );end component;signal tmp: std_logic;beginu1:mux21a port map(a=>a(2),b=>a(3),s=>s(0),y=>tmp);u2:mux21a port map(a=>a(1),b=>tmp,s=>s(1),y=>outy);end architecture bhv;该部分仿真结果：分析：1、3-31中电路的涵义是，s1s0为00时选择outy为a1，s1s0为01时outy为a1，s1s0为10时outy为a2，s1s0为11时outy为a3。

2、从仿真结果来看，s1s0为00时a1为0，所以outy为0，s1s0为01时a1为1，输出也为1，s1s0为10时，a2为1，所以输出也为1 。

一位全加器仿真代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity bit1adder isport(a,b,ci:in std_logic;s,co:out std_logic);end bit1adder;architecture func of bit1adder issignal x,y:std_logic;beginx<=a xor b;y<=x and ci;s<=x xor ci;co<=y or (a and b);end func;仿真结果：分析：1、全加器的作用是将两位加数a，b相加，得到和的低位和进位值，再将进位值与输入的进位ci相加得到结果的进位值co。

本仿真中刚开始，a，b，ci为1，相加应为11（十进制的3），从仿真结果上看，co为1，s为1，可看出结果是正确的。

2、10ns到20ns为0+1+0，结果应该为1，而s为1，co为1，结果仍然正确。

4-2 时序电路的设计实验目的：熟悉Quartus2的VHDL文本设计流程全过程，学习简单的组合电路的设计，多层次电路设计、仿真、和硬件测试。

实验任务1：设计一个D触发器。

实验代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity DFF1 isport(CLK : in std_logic;D : in std_logic;Q : out std_logic);end;architecture beh of DFF1 issignal Q1:std_logic;beginprocess(CLK,Q1)beginif CLK'event and CLK = '1' thenQ1 <=D ;end if;end process;Q <= Q1;end beh;实验仿真结果及分析：分析：1、D触发器就是在时钟有效的时候，输出输入端的值。

从仿真的结果看，输出的Q在第一个时钟有效的时候输出为0，第二个时钟有效的时候输出即变为D的值1.以后的时间以此类推。

实验任务2：设计一个锁存器。

实验代码：Library IEEE ;USE IEEE.std_logic_1164.all ;ENTITY latchinf ISPORT(clk, d : IN BIT;q : OUT BIT);END latchinf;ARCHITECTURE maxpld OF latchinf ISBEGINlatch : PROCESS (clk, d)BEGINIF (clk = '1') THENq <= d;END IF;END PROCESS latch;END maxpld;仿真结果及分析：分析：1、锁存器的基本原理是在时钟信号为1的时候将输入值锁存进锁存器。

从仿真结果来看，在第一个时钟信号中，时钟为0，所以不管输入信号是多少，输出没有作用，所以显示无效。

2、在后来的时钟clk为1的状态下，输出信号与输入信号是一模一样的。

锁存器与触发器的区别在于触发器是在clk激发的时候输出，而锁存器则是在clk为1的时候输出，在为0的时候保持原先的输出值。

从仿真结果来看，这些功能都实现了。

实验任务3：用一个以为二进制全加器为基本元件和一些辅助的时序电路设计一个八位串行二进制加法器。

并串转换电路实验代码：Library ieee;Use ieee.std_logic_1164.all;Entity bing isport( d1, cp : in std_logic;d0 : out std_logic_vector(7 downto 0));End bing;Architecture structure of bing iscomponent DFF1port(CLK : in std_logic;D : in std_logic;Q : out std_logic);end component;signal q_temp :std_logic_vector(8 downto 0);Beginq_temp(0)<=d1;lable1 : for I in 0 to 7 generatedffx :DFF1 port map (cp,q_temp(I),q_temp(I+1));end generate lable1;d0<=q_temp(8 downto 1);End structure;说明：采用例化语句将原先设计的d触发器利用到，完成八位串行输入并行输出电路代码。

仿真结果如下：分析：从仿真结果可以看出，在每个时钟信号有效之后，d0的输出都会变化一位，具体来讲，就是想做移动一位，同时最右边一位是d1的输入值，在经历的八个脉冲之后，d0的结果是11101111，这与d1的输入情况是相符的。

下面是并串转换移位寄存器的实验代码：LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;ENTITY chuan ISPORT(clk : in std_logic;data_in : in STD_LOGIC_VECTOR(7 DOWNTO 0);dout : out STD_LOGIC);END chuan;ARCHITECTURE Beha_bin_chuan8_01 OF chuan ISSIGNAL i : integer range 0 to 7;beginprocess (clk)beginfor t in 100 downto 0 loopif clk'event and clk='1' thendout<=data_in(i);i<=i+1;end if;end loop;end process;end Beha_bin_chuan8_01;说明：该部分代码没有采用例化语句，并没有利用之前设计的d触发器。

只是在代码关键部分使用了循环语句，完成移位和串行输出。

仿真结果如下：分析：并串转换的目的是使得并行输入的信号变为串行输出。

所以这里为了验证代码的正确性，将输入值固定为10111011。

根据每次时钟的变化，我们可以看出在第一次时钟有效之后，dout的输出依次为110111011。

可见代码的功能是正确的。

然后，设计一位二进制全加器，带有时钟信号：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity bit1adder isport(clk:in std_logic;a,b,ci:in std_logic;s,co:out std_logic);end bit1adder;architecture func of bit1adder isbeginprocess(clk)beginif clk'event and clk = '1'thens<=a xor b xor ci;co<=(a and b)or(a and ci)or(b and ci);end if;end process;end func;说明：该全加器与4-1中的全加器功能一样，只是多了一个相应的时钟信号。