硬件设计技术提高系列-高速电路接口与应用-李晶v0.4

硬件设计技术提高系列高速电路接口与应用V0.4
李晶2011-12
版本作者描述日期
0.1 李晶初始版本，包含LVPECL/LVDS/CML电平的介绍和各种对接方法2011-10-11
0.2 李晶增加电平匹配原则和交流匹配的电容选择2011-11-18
0.3 李晶增加TMDS电平/HDMI总线介绍2011-11-27
0.4 李晶增加HCSL电平介绍2011-12-05
0.5 李晶增加PCI-express总线介绍待定
0.6 李晶增加SATA总线介绍待定
0.7 李晶增加USB3.0总线介绍待定
0.8 李晶增加预加重/去加重/前冲技术介绍待定
0.9 李晶增加预加重/去加重/前冲技术介绍待定
高速电路接口与应用1.1.常用高速差分电平介绍
1.1.1.LVPECL
LVPECL电平的输入输出结构如下图，右侧的输入内置了直流偏置电阻：
IN+
IN-
●VOH=VCC-0.9V
●VOL=VCC-1.7V
●IOH=22mA
●IOL=6mA
PECL电平的特点
●PECL信号的回流是依靠高电平平面（即VCC）回流的，而不是低电平平面回流。

所以，为了尽可能的避免信号
被干扰，要求电源平面干扰比较小。

也就是说，如果电源平面干扰很大，很可能会干扰PECL信号的信号质量。

●对于输出门来说，P/N二个管脚不管输出是高还是低，输出的电流总和是一定的（即恒流输出）。

恒流输出的特
性应该说是所有的差分高速信号的共同特点（LVDS/CML电平也是如此）。

这样的输出对电源的干扰很小，因为不存在电流的忽大忽小的变化，这样对电源的干扰自然就比较小。

●PECL的直流电流能达到14mA，而交流电流的幅度大约为8mA（800mV/100ohm），也就是说PECL的输出门无
论是输出高电平还是低电平，都有直流电流流过，换一句话说PECL的输出门（三极管）始终工作在放大区，没有进入饱和区和截至区，这样门的切换速度就可以做得比较快，也就是输出的频率能达到比较高的原因之一。

●要判断一个PECL/LVPECL电平输入能否被正常接收，不仅要看交流幅度能否满足输入管脚灵敏度的要求，而且
要判断直流幅度是否在正常范围之内（即在VCC-1.3V左右，不能偏得太大，否则输入门将不能正常接收）。

在这一点上与LVDS有很大的差别，务必引起注意。

1.1.
2.LVDS
LVDS的输入结构如图所示，IN+与IN-输入差分阻抗为100，为适应共模电压宽范围内的变化，输入级还包括一个自动电平调整电路，该电路将共模电压调整为一固定值，该电路后面是一个施密特触发器。

施密特触发器为防止不稳定，设计有一定的滞回特性，施密特后级是差分放大器。

IN+
IN-
●LVDS电平的驱动电流很小才4mA，所以功耗特别小，输出摆幅为400mV。

●LVDS的输入门与其他输入门有一个显著的特点，前面有一个类似于直流电平漂移适配电路（ADAPTIVE LEVEL
SHIFTER），这个电路能够适应直流电平（common-mode voltage）的变化的，使得输入直流电平变化范围可以很宽（0.2V~2.2V）。

也正因为这样，LVDS比其他信号有更强的共模抗干扰能力。

●LVDS输入门内部集成了100欧姆的匹配电路，所以芯片外部就不需要加匹配电阻了，大大简化了设计的难度。

1.1.3.CML
Current mode logic (CML), or source-coupled logic (SCL)
●CML电平是一种比较简洁的电平，它内置匹配电阻（输入输出都有50欧姆的电阻），这样用户使用的是否特别简单，
不需要象ECL电平一样加一堆的偏置电阻和匹配电阻。

●由于输出门也有50欧姆的匹配电阻，使得二次反射信号也能被这个电阻匹配掉，这样就避免了多次反射导致的信号
劣化（振铃现象）。

在这一点，与ECL电平相比有很大的改进，所以CML电平所能支持的速率比较高，
●从光口的抖动指标来看，CML电平具有抖动指标小的特性。

对比3种电平抖动方面的性能：CML最优、ECL次之、LVDS
比较差。

这就是一般情况下LVDS信号很少做为光接口驱动信号的原因之一（当然，输出信号幅度比较小、电流驱动能力比较弱应该也是原因之一吧。

）
●CML电平也是采用恒流驱动方式。

●CML电平的输出AC摆幅能达到800mV
●一般情况下，CML电平可以是直流耦合方式对接，也可以是交流耦合方式对接。

50欧
V OH=V CC V OH=V CC-0.2V
V OL=V CC-0.4V V OL=V CC-0.6V
CML的输入结构，输入阻抗为50欧姆，容易使用，输入晶体管作为射随器，后面驱动一差分放大器。

IN+
IN-
1.1.4.HCSL
High−speed Current Steering Logic
HCSL OUTPUTS
Symbol Characteristic Min Typ Max Unit V OH Output HIGH Voltage 600 740 900 mV V OL Output LOW Voltage −150 0 150 mV V OUTPP Output Voltage Amplitude (@ VINPPmin) fin ≤400 MHz 725 1000 mV
HCSL Simplified Output Structure
Use the IREF pin to set the output drive. Connect a 475Ω RREF resistor from the IREF pin to GND to produce 2.6 mA of IREF current. A current mirror multiplies IREF by a factor of 5.4x to force 14 mA through a 50Ω output load.
A. Connect 475Ω resistor RREF from IREF pin to GND.
B. R S1, R S2: 0Ω for Test and Evaluation. Select to Minimizing Ringing.
C. C L1, C L2: Receiver Input Simulation (for test only not added to application circuit.)
范例
Full Swing Signaling Voltage Parameters Showing -6 dB De-emphasis
1.1.5.TMDS(HDMI)
TMDS是HDMI协议中定义的电平。

50欧
IN+
IN-
Conceptual Schematic for one TMDS differential pair
Single-ended Differential Signal
Differential Signal Item
Value Termination Supply Voltage, AVcc 3.3 Volts ±5% Termination Resistance, RT
50 ohms ±10%
输出要求
HDMI requires a DC-coupled TMDS link.
Balanced Source Test Load
Eye Diagram Mask at TP1 for Source Requirements
Item
Value
备注
Single-ended high level output voltage, V H
if attached Sink supports only ≤ 165MHz : AVcc ±10mVolts
if attached Sink supports >165MHz :
(AVcc-200mVolts) ≤ VH ≤ (AVcc+10mVolts) 3.3V
Single-ended low level output voltage, V L if attached Sink supports only ≤ 165MHz : (AVcc-600mVolts) ≤ VL ≤ (AVcc-400mVolts) if attached Sink supports >165MHz :
(AVcc-700mVolts) ≤ VL ≤ (AVcc-400mVolts) 3.3V-500mV
Single-ended output swing voltage, Vswing 400mVolts ≤ Vswing ≤ 600mVolts 50Ω*10mA=500mV Single-ended standby (off) output voltage, V OFF AVcc ±10mVolts (Informative)
3.3V Single-ended standby (off) output current, I OFF | I OFF | < 10uA
HDMI Sink Test Points
Eye Diagram Mask at TP2 for Sink Requirements 1.1.6.PCI-express
1.1.7. SATA
1.1.8. USB3.0
1.1.9. 交流匹配的电容选择
采用交流匹配的时候，如果信号有长”0”和长”1”出现，会增加信号的抖动，
这个电容的计算公式为： C=7.8N CID T b /R 其中：
Tb = the bit period
NCID = the maximum tolerated consecutive identical digits t r = the (20% to 80%) rise time of the data
在光通讯系统中，典型的带宽是0.6~1.0倍数据速率。

比如2.488Gbps的接收器Tb = 402ps. 如果NCID = 72bits 而且R = 100W, 计算出来C等于2.25nF。

如果tr = 120ps而且C = 2.25nF，那么计算出来PDJ是12ps。

如果我们增大C到100nF，PDJ就会减少到<1ps。

一般而言，电容容量越大，ESL也会比较大，所以选择电容需要综合考虑。

1.1.10.电平匹配原则
1，只有”1””0”信号均衡时(直流平衡)才能进行交流匹配
2，如果会出现长连”1”长连”0”信号，交流匹配时，需要考虑电容对信号抖动的影响
3，输出端的最小差分摆幅需要大于输入的最小摆幅要求，否则不能连接
4，输出端的最大摆幅要小于输入的最大摆幅要求，否则要用电阻网络调整(调整时要同时满足3) 5，要满足输出端的直流偏置电压Vref要求
6，输出端的直流偏置是否满足输入的直流偏置要求，否则要加电阻网络调节(调整时要同时满足3/4/5)，或者用交流匹配
7，交流匹配要单独考虑输入端的直流偏置电压Vref要求，可以用K级别电阻上下拉提供
1.1.11.预加重技术介绍
1.1.1
2.去加重技术介绍
1.1.13.前冲技术介绍
1.2.L VPECL和LVPECL
1.2.1.直流匹配--50欧姆匹配到参考电压
最简单的LVPECL匹配方式就是这种了，在接收器的输入侧需要一个参考电压，参考电压要比Vcc 低2.0v，额外的电源需求会增加电路的复杂度和成本。

.
Vcc-2.0V 的偏置电压是考虑到ECL 的14mA 在50欧姆上的0.7V 压降，在总线上的中间电平依然是Vcc-1.3V
1.2.2. 直流匹配--3电阻方式
一个减少附加成本的方式就是增加一个电阻，两个50欧姆电阻提供信号匹配，另一个电阻连接到地给这两个电阻提供直流偏置到 V TT
25R 2=V HI +V LO
2−V TT V TT →R2=V TT V HI +V LO 2−V TT
25
For V CC = 3.3V V HI = 2.275V V LO = 1.680V V TT = 1.30V VCC R1 (2 each) R2 2.5V 3.3V 50 ohms 48 ohms 5.0V
1.2.3. 直流匹配--4电阻方式
这是使用最多的LVPECL 匹配方式。

计算步骤：
从阻抗匹配要求可以得出： R 1||R 2=50→
R1×R2R1+R2
=50
从电阻比等于电压比可以得出：
R1+R2R2
=
VVV
VVV−2
Vcc-2.0V 的偏置电压是考虑到ECL 的14mA 在等效50欧姆上的0.7V 压降，在总线上的偏置电压依然是Vcc-1.3V ● R1=50*Vcc/(Vcc-2) ● R2=25*Vcc
VCC R1 (2 each) R2 ( 2 each) 2.5V 250 ohms 62.5 ohms 3.3V 130 ohms 83 ohms 5.0V
83 ohms
125 ohms
1.2.4. 直流匹配--下拉+100欧姆跨接
这个是最常用，最简洁的直流匹配方式，特别适合同电压PECL 之间的对接，推荐使用。

● R1=140~200欧姆（3v3），R1=270~330欧姆（5V ） ● R2=100欧姆。

R1为输出门提供偏置电流，R2为交流信号提供匹配。

输入门的直流电平偏置直接利用输出门的直流电平(Vcc-1.3V)，并不需要外来的上下拉电阻来提供。

1.2.5. 交流匹配--下拉+50欧姆匹配到参考电压
(100~180)欧姆
这里的VTT是VCC-1.3V
建议的阻值：
VCC R1 (2 each)
2.5V95 ohms
3.3V150 ohms
5.0V
1.2.6.交流匹配--三电阻匹配
这里的VBB是VCC-1.3V
1.2.7.交流匹配--3电阻方式
这个是最常用，最简洁的交流匹配方式，也常用于PECL/LVPECL/2.5VPECL之间的对接，推荐使用。

●R1=140~200欧姆，属于直流偏置电阻。

●C1为耦合电容，可以放在线上的任何一个地方，不一定在源端，也不一定要在末端。

●R4=100欧姆，属于交流匹配电阻，一定要放在末端。

●R2、R3为K级别的电阻，必须满足R3/(R2+R3)=(VCC-1.3V)/VCC的比值就可以了，这两个电阻
是为输入端提供直流电平，所以对PCB上的位置没有特殊要求，只需要不引入长线头就可以了。

对于交流耦合来说，阻容器件的个数算是比较少的了；只对一个电阻的位置（R4）有要求，其他的没有要求；功耗也比较小。

这种电路还带来另外一个优点，那就是当LVPECL输出没有交流信号的时候，那么输入端却可以依靠100欧姆的电阻，使得P/N维持一个电压差，从而保证输入端的稳定。

1.2.8.交流匹配--4电阻方式
150(100~180)欧姆
1.2.9.交流匹配--5电阻方式
150(100~180)欧姆
此处有了100欧姆电阻，R2和R3只是提供直流偏置而已，阻值需要选大一些，从而保证R2||R3||(R4/2)基本上还是50欧姆。

3.3V 情况下可以选择R2=2.2K, R3=3.3K ，参考电压为大约为2V(Vcc-1.3V)
1.3. L VPECL 和LVDS
1.3.1.
LVPECL 到LVDS 的直流匹配
这里还是沿用130欧姆和83欧姆的模式，由于LVPECL 的差分幅度一般大于LVDS 的输入要求，所以对83欧姆进行了分压。

这个电路既减少了交流摆幅到LVDS 能承受的范围，也把直流偏置电压到LVDS 需要的1.2V 左右。

还有一种分压方式如下，摆幅被压缩了，但是直流偏置电压依然是LVPECL 的VCC-1.3V 。

150(100~180)欧姆
如果LVDS输入端可以承受比较大得差分电压(大部分LVDS接收器可以承受LVPECL输出的信号幅度)，而且能承受VCC-1.3V的直流偏置电压，则不需要电阻分压了。

1.3.
2.LVPECL到LVDS的交流匹配
由于LVDS芯片一般内置100欧姆匹配和偏置，直接下拉后加电容即可。

如果LVDS接收端没有内置偏置和匹配电阻，就需要外接提供100欧姆匹配和K级别电阻提供1.25V的直流偏置。

150(100~180)欧姆
150(100~180)欧姆
1.4. L VPECL 和
CML
1.4.1. LVPECL 到CML 的直流匹配
LVPECL
输出
50欧
LVPECL 输出
如果要连接LVPECL 到CML ，需要增加如图所示电阻网络来转换电平，从而同时满足LVPECL 的输出和CML 的输入要求。

下一步我们需要算出同时满足LVPECL 的输出和CML 的输入要求的R1、R2和R3的数值。

为了简化计算，我们还是用上图： 从A 点上下电阻比等于电压比可以得出：
R2
R2+R1//(R3+50)
=
VVV−2VVV
(等式1)
注释1：这里是考虑LVPECL 的输出，有14mA 的电流存在，在50欧姆上有0.7V 的电压，所以此处要用Vcc-2 从A 点阻抗匹配要求可以得出：
R1//R2//(R3+50)≅50
(等式2) 从B 点上下电阻比等于电压比可以得出：
VVV−VV 50
=
VV−(VVV−1.3)
R3
(等式3)
注释2：这里是考虑CML 的输入，没有14mA 的电流了，所以此处要用Vcc-1.3 从CML 的输入要求可以得出：
VB=Vcc-0.2
(等式4)
计算结果：R1=208欧姆，R2=82.5欧姆，R3=275欧姆
计算步骤
把(4)代入(3)
VVV−VVV+0.2=VVV−0.2−VVV+1.3→0.2=1.1→R3=50×1.1=275欧姆
把R3=275代入(2) R1//R2//(R3+50)≅50
→1R1+1R2+1325=150→R1+R2R1×R2=11650→R1R2=65011(R1+R2)代入(1)
现在开始解决等式(1)了，假设Vcc=3.3V而且R3=275则
VVV−21=VVV×R2
R2+R1//325→1.31= 3.3×R2
R2+(325×R1)/(R1+325)
3.3R2R1+3.3(325)R2=1.3R1R2+1.3(325)R1→R1R2=422.5R1−650R2
→650R1+650R2=422.5R1−650R2→384.091R2=152.16R1→R1=2.524×R2
R2=82.5欧姆，R1=2.524*R2=208欧姆
1.4.
2.LVPECL到CML的交流匹配
考虑到LVPECL输出幅度大于CML的输入范围，比如LVPECL输出800mV> CML输入400 mV，我们需要用额外的电阻降低电压幅度，此时需要Ra≈50Ω。

1.5.L VDS和LVDS
1.5.1.LVDS到LVDS的直流匹配
LVDS直接是可以直接连接的，不论是2.5V还是3.3V，无非是否在外部再放一个100欧姆匹配电阻。

1.5.
2.LVDS到LVDS的交流匹配
如果接收器输入端内置直流偏置，交流匹配也就是带不带100欧姆匹配的问题。

如果芯片没有内置直流偏置电压，就需要外接电阻到参考电压了(1.25V)
1.6.L VDS和LVPECL
LVDS的输出幅度比较小，如果后端LVPECL的输入能够接受才可以连接，否则要加转换芯片。

1.6.1.LVDS到LVPECL的直流匹配
1.6.
2.LVDS到LVPECL的交流匹配
1.7. L VDS 和CML
1.7.1. LVDS 到CML 的直流匹配
通常情况下，建议LVDS 驱动CML 时采用交流匹配。

1.7.
2.
LVDS 到CML 的交流匹配
CML 一般都内置了匹配电阻。

如果CML 的输入没有直流偏置，则需要2个10K 电阻了。

1.8.C ML和CML
CML电平可以直接连接，但是不同工作电压(1.2V/1.8V/2.5V/3.3V)的器件之间需要交流匹配。

1.8.1.CML到CML的直流直连
如果接收器的输入有内置匹配，如果接收器与发送器之间采用相同的VCC 电源，CML 驱动器输出可以直流耦合到CML 接收器输入，无需额外的元件。

1.8.
2.CML到CML的终端100欧姆直流匹配
如果接收器的输入没有内置匹配，则需要在终端并接100欧姆匹配电阻
1.8.3.CML到CML的终端50欧姆上拉直流匹配
如果接收器的输入没有内置匹配，则需要在终端上拉50欧姆匹配电阻
1.8.4.CML到CML的交流直连
如果接收器与发送器采用不同的电源，系统需要用交流耦合方式。

交流耦合情况下，耦合电容应足够大，以避免信号包含一长串相同数字时导致过大的低频衰减
1.8.5.CML到CML的终端100欧姆交流匹配
如果接收器的输入没有内置匹配，则需要在终端并接100欧姆匹配电阻
1.8.6.CML到CML的终端50欧姆上拉交流匹配
如果接收器的输入没有内置匹配，则需要在终端上拉50欧姆匹配电阻
1.9.C ML和LVPECL
1.9.1.CML到LVPECL的直流匹配
通常情况下，建议CML驱动LVPECL时采用交流匹配
1.9.
2.CML到LVPECL的交流匹配
如果LVPECL接收器的输入带有偏置，则可以通过电容直连。

CML输出上拉50欧姆作为直流偏置。

如果LVPECL接收器的输入不带有偏置，则需要用外部电阻提供偏置电压。

下图这种方式很简洁，也便于布线，推荐使用。

1.10.CML和LVDS
1.10.1.CML到LVDS的直流匹配
LVDS的输入侧支持1.25±1V的直流电平，如果CML的输出在这个范围内则可以如此连接
1.10.
2.CML到LVDS的交流匹配
如果LVDS输入内置直流偏置则如图连接
如果LVDS输入没有内置直流偏置则需要增加直流偏置。