集成电路设计实习Integrated

集成电路设计实习Integrated Circuits Design Labs

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单元实验一（第一次课）

基本门电路设计－－电路仿真

2006-2007 Institute of Microelectronics Peking University

实验内容

z实验内容：

z完成CMOS反相器的电路设计

z实验目的

z掌握基本门电路的设计方法

z熟悉Cadence的设计数据管理结构，以及定制设计的原理图输入、电路仿真、版图设计、版图验证工具的使用

z提示：

z电路结构和优化设计可以参考《CMOS VLSI分析与设计》

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反相器的设计

z设计目的：基于csmc05工艺，完成一个具有逻辑反相功能的电路z设计要求：

z1、反相器的逻辑阈值在Vdd/2附近，即噪声容限最大

z2、反相器的版图高度限制为24微米，电源和地线宽度各为2微米

z3、反相器宽度限制为mos器件不折栅

z4、为了给顶层设计留出更多的布线资源，版图中只能使用金属1

和多晶硅作为互连线，输入，输出和电源、地线等pin脚必须使用

金属1

z5、版图满足设计规则要求，并通过LVS检查

z6、为了满足以后复杂门电路设计的需要，要求反相器版图满足上、下、左、右并置排列的时候不违反设计规则

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如何开始设计

z作为我们的第一个设计，请按照后面的具体指导进行

z设计过程：

z设置Cadence环境

z启动icfb

z建立自己的设计库

z用Virtuoso Schematic Composer 画电路图

z在Analog Design Environment中进行电路仿真

z用Virtuoso（XL）Layout Editer画版图

z利用diva工具进行版图验证和提取

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1 熟悉设计环境

z在本地目录中建立自己的工作目录，名称为姓名缩写加上学号后四位，例如js0459

z将设计数据包dsnLab.tar.gz文件拷贝到自己的工作目录，可以用命令行cp命令，也可以用鼠标拖动＋control键（注意一定在移动过程中按住control键）

z利用gzip –d命令将设计数据解压，利用tar –xvf命令将数据解包，输入文件名的过程中按esc键可以帮助自动完成相关输入

z解压完成后可以看到dsnLab目录，为我们的设计目录，以后所有的设计均放在该目录中，利用rm命令可以删除tar文件

z进入dsnLab目录中，lab1,lab2…等目录为单元实验目录，而logicLab和analogLab分别为数字和模拟综合实验目录，

CSMC05LIB目录为数字半定制设计中使用的csmc0.5um工艺标准

05

单元库，CSMC05MS为定制设计中使用的csmc0.5um工艺的PDK 包，即模拟库

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工艺环境1

z本课程中面向的工艺为无锡上华CSMC公司的0.5umCMOS双层多晶硅三层金属的混合信号工艺

z CSMC05MS目录中为定制设计用库文件：

z docs目录中为工艺描述和设计规则文件，以及PDK包的说明文件，版图设计过程中我们可以参考design rule文件中的设计规则

design rule

z libs目录中为PDK包，也就是模拟单元库，包括mos器件的pcell和工艺库等目录中为器件模型文件，为我们设计中使用的z models s05mixddst02v12.scs

spectre仿真器用模型参数文件

z ruledeck中为版图检查文件

z skill中为PDK包中的脚本源程序

kill

z stream中为版图输入和输出图层控制文件

z tech中为版图设计工艺和显示文件

z一般来说，我们只是使用这些文件，而不需要修改，也不要把设计数据放入这些目录

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工艺环境2

z CSMC05LIB目录中为数字半定制设计用标准单元库文件：z apollo目录中为synopsy的后端设计数据，我们不用

z cdl目录中为标准单元和IO单元的电路网表，用于dracula工具的lvs检查；

spice目录中为单元的spice网表

z IO

doc目录中为标准单元和O单元的说明文档

z dracula目录中为dracula工具的drc和lvs检查文件，针对我们的设计进行了部分修改

z gds目录中为标准单元和IO单元的版图，为gds格式

z而icons目录中为逻辑综合中单元的symbol，可以不用

z se中为cadence后端设计用数据

z starrc中为物理设计中互连线的RC提取文件

z synopsys目录中为逻辑综合文件

z verilog和vhdl中为库的逻辑仿真模型，我们使用verilog模型

il hdl il

z virtuoso中为单元库提供的版图设计工艺和显示文件，我们使用模拟库中的文件即可

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