利用QuartusⅡ完成三位数码管显示电路

实验日期：2013 年10 月16 日学号：姓名：
实验名称：利用QuartusⅡ完成三位数码管显示电
路
总分：
一、实验目的：
熟练使用QuartusⅡ软件，并利用QuartusⅡ完成三位数码管显示电路的逻辑设计，通过仿真波形及硬件实验平台验证设计，并记录结果，完成报告。

二、实验内容：
用逻辑图和所学知识分组进行数码管扫描电路的模块化设计，通过波形仿真及硬件实验箱验证设计，并记录结果，完成报告。

三、实验原理：
实验原理：
采用基于FPGA进行数字逻辑电路设计的方法。

采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。

顶层电路的连接：
实验步骤：
1、绘制逻辑图。

打开QuartusII软件平台，点击File中得New建立一个文件。

编写的文件名与实体名一致，点击File/Save as以“.vhd”为扩展名存盘文件。

2、按照实验箱上FPGA的芯片名更改编程芯片的设置。

操作是点击Assign/Device,选取芯片的类型。

3、编译与调试。

确定逻辑图文件为当前工程文件，点击Complier进行文件编译。

编译结果有错误或警告，则将要调试修改直至文件编译成功。

4、波形仿真及验证。

在编译成功后，点击Waveform开始设计波形。

5、时序仿真。

（具体过程，操作细节以及实验过程截图见下面具体操作，都有说明。

）
6、完成各模块的设计后，用图形法实现顶层设计，然后进行编译，仿真，和FPGA 芯片编程及下载验证。

四、实验过程：
一）、模4计数器的设计
1、编译过程（可先绘制逻辑图再建工程，也可先建工程再建文件）
a）绘制逻辑图。

打开QuartusII软件平台，点击file中的New新建一个文件。

弹出一个窗口，选择Block Diagram选项；
新建文件，然后绘制实验要用到的逻辑图，双击空白处，选择要用到的器件并用适当的线把各元件连接好并进行命名，绘制的模4计数器的逻辑图如下：
接着保存文件，点击File/Save as，接着建一个工程，并保存。

b）按照实验箱上FPGA的芯片名更改芯片的设置，选取芯片类型。

设置如下图所示：
c)工程建好后，进行编译和调试。

点击Processing->Compilation Tool，进行文件全编译，全编译的窗口如下：
2、波形仿真
a）波形仿真过程。

点击file->new,选择Vector Waveform File,新建一个波形仿真文件，然后在空白处点击右键，选择“Insert Node or Bus”,出现一个对话框，进
行添加节点，过程如下图所示:
然后输入时钟激励信号，并进行参数设置，两个重要的参数:End time结束时间和Grid size网格大小。

点击Edit->Value->Clock,出现一个对话框设置时钟激励周期，相位以及其他参数，点击OK，显示波形图如下：
接着保存波形文件，然后进行仿真。

在仿真之前要先生成功能仿真表，首先要先设置仿真模式。

然后点击菜单项Processing->Generate Function Simulation Netlist,产生功能仿真所需要的网表。

接着就能进行仿真操作了。

波形仿真：打开processing 仿真工具，如下图
出现仿真设置对话框，然后分别开始进行时序仿真和功能仿真。

这是功能仿真即波形仿真。

3、完成仿真之后就进行Programming芯片编程：
a)芯片编程过程：芯片类型的选定见实验过程第一步，在新建项目是已经选定。

选择Assignments—>Pins,设定引脚如下图：
然后选择Tools->programmer,点击start进行下载，下载前再进行一次全编译，则程序已被下载到实验箱。

整个实验操作到此基本结束。

此后便是用实验箱验证该实验的结果。

结论：根据实验分析，可清楚的看到实验箱上的led灯有规律的亮:00,01,10,11。

总结:以上便是模4计数器的设计过程，接着以相似的步骤可进行3选1多路选择器和2-3译码器的设计。

二者的逻辑功能如下：
二）、3选1多路选择器的VHDL代码：
library IEEE;
use IEEE.std_logic_1164.all;
entity mux4_3_1 is
port(d0,d1,d2:in STD_LOGIC_VECTOR(3 downto 0);
sel:in STD_LOGIC_VECTOR(1 downto 0);
dout:out STD_LOGIC_VECTOR(3 downto 0));
end mux4_3_1;
architecture rtl of mux4_3_1 is
begin
dout<= d0 when sel="00" else
d1 when sel="01" else
d2;
end rtl;
三）、2-3译码器的设计：
逻辑框图如下：
四）完成以上的设计后，接着可进行模块化层次设计：
1）图形法实现顶层设计
（1）创建工程文件。

新建工程所在的文件夹名称为scan_led3，工程名称为scan_led3，顶层实体名称为scan_led3，选择的目标器件为EPF10K20TC144-3。

（2）创建子模块的符号文件。

将设计源文件counter4.bdf、mux4_3_1.vhd、decoder2_3.bdf复制到新工程所在的文件夹中。

打开counter4.bdf，选择菜单File、Creat/Update、Creat Symbol File for Current File命令，弹出对话框，然后保存文件名counter4.bsf，完成该文件的符号创建，然后分别打开另外两个子文件，完成符号创建。

（3）建立顶层bdf文件，放置元件。

在空白原理图编辑窗口双击，弹出symbol对话框，在Libraries栏中单击Project 目录，分别选取各设计好的元件，单击OK按钮完成放置。

（4）完成顶层电路的连接，如下图所示：
（5）管脚分配、编译并除错。

DDA-I型实验平台的管脚分配情况参考如下：
clk：125
din2[3..0]:72、73、78、79
din1[3..0]:82、83、92、95
din0[3..0]:86、87、88、89
bsg[2..0]:100、101、102
qa~qg:51、49、48、47、46、44、43
（6）仿真验证
仿真方法参照前面实例所述，仿真图如下所示，电路能实现动态扫描3位数码管循环显
示1、2、3
（7）编程配置及硬件测试
按照前面实例中所述方法对该设计进行编程配置下载，实验平台上可观察3位数码管的正确稳定的显示。

五、功能验证
波形图（模4计数器与顶层设计各有一个）：
仿真结论：波形仿真逻辑功能验证正确。

六、硬件验证
芯片分配：FLEX10K-EPF10K20TI144-4（或FLEX10K-EPF10K20TC144-3）
管脚分配：DDA-I型实验平台的管脚分配情况参考如下：
clk：125
din2[3..0]:72、73、78、79
din1[3..0]:82、83、92、95
din0[3..0]:86、87、88、89
bsg[2..0]:100、101、102
qa~qg:51、49、48、47、46、44、43
硬件验证结论：
1）连到总线上的器件都必须是三态输出，且任何时候最多有一个器件向总线输出数据，其余器件输出处于高阻状态，绝对避免总线上发生数据冲突。

七、实验日志
2013年10月08日
Q1. 出现警告：找不到节点q[0],q[1]
A1. 在画模4计数器的电路图时，没有选中线条就开始命名，导致节点丢失
2013年10 月10日
Q1. 图形输入法时有哪些方法提高连线效率？
A1. 对于输入和输出的同一组线和接口取个名字并编号。

2013年10 月12日
Q1. 图形输入法与硬件描述语言法优缺点是什么？
A1. 图形输入法：（优点）能直接的用元件连接电路图，容易理解和思考，直观，连线简洁方便。

（缺点）连线容易出错，器件容易搞混。

硬件描述语言：（优点）逻辑性强，对实现电路器件和连线较多的逻辑电路较方便
（缺点）设计代码需要较强的逻辑能力，消耗较多时间用于思考
2013年10 月16日
A2. 实验总结
通过此次实验初步了解了模块层次设计，并成功设计了3位数码管扫描电路。