N进制计数器
任意进制计数器的设计
任意进制计数器的设计【摘要】计数器集成芯片一般有4位二进制、8位二进制或十进制计数器，而在实际应用中，往往需要设计一个任意n进制计数器，本文给出它的设计方法和案例。
【关键词】计数器；清零一、利用反馈清零法获得计数器1 集成计数器清零方式异步清零方式：与计数脉冲cp无关，只要异步清零端出现清零信号，计数器立即被清零。
此类计数器有同步十进制加法计数器ct74ls160、同步4位二进制加法计数器ct74ls161、同步十进制加/减计数器ct74ls192、同步4位二进制加/减计数器ct74ls193等。
同步清零方式：与计数脉冲cp有关，同步清零端获得清零信号后，计数器并不立刻被清零，只是为清零创造条件，还需要再输入一个计数脉冲cp，计数器才被清零。
属于此类计数器有同步十进制加法计数器ct74ls162、同步4位二进制加法计数器ct74ls163、同步十进制加/减计数器ct74ls190、同步4位二进制加/减计数器ct74ls191等。
2 反馈清零法对于异步清零方式：应在输入第n个计数脉冲cp后，利用计数器状态sn进行译码产生清零信号加到异步清零端上，立刻使计数器清零，即实现了n计数器。
在计数器的有效循环中不包括状态sn，所以状态sn只在极短的瞬间出现称为过渡状态。
对于同步清零方式：应在输入第n-1个计数脉冲cp后，利用计数器状态sn-1进行译码产生清零信号，在输入第n个计数脉冲cp 时，计数器才被清零，回到初始零状态，从而实现n计数器。
可见同步清零没有过渡状态。
利用计数器的清零功能构成n计数器时，并行数据输入端可接任意数据，其方法如下：①写出n计数器状态的二进制代码。
异步清零方式利用状态sn，同步清零方式利用状态sn-1。
②写出反馈清零函数。
③画逻辑图。
例1 试用ct74ls160的异步清零功能构成六进制计数器。
解：①写出sn的二进制代码。
sn=s6=0110②写出反馈清零函数。
③画逻辑图。
如图1所示。
计数器(Counter) 数电课件
2. N进制计数器的构成方法
Ⅰ. 用同步清零端或置数端归零构成N进制计数器
数器。 M通常又叫做计数器的容量，或计数器的计数长度。
3. 分类
Ⅰ. 计数器按计数进制可分为二进制计数器、十进制计数器和N进制计数器； Ⅱ. 按计数的增减趋势可分为加法计数器、减法计数器和可逆计数器；
Ⅲ. 按计数器中各触发器的状态翻转是否与计数脉冲同步分为同步计数器和异步计数器。
二、二进制计数器 1. 二进制同步计数器
CP0 CP
CP1 Q0n CP2 Q1n
CP3 Q0n
Q n 1 0
Q0n
Q n 1 1
Q3n Q1n
Q n 1 2
Q2n
Q n 1 3
Q2nQ1n
D触发器特性方程 ⑥. 驱动方程组
Qn1 D
D0 Q0n；
二进制同步减法计数器的级间连接规律 ①. 驱动方程组
T0 J0 K0 1；
T1 J1 K1 Q0n；
T2 J2 K2 Q1n Q0n；
L
L
Ti
Ji
Ki
Q Q n n i1 i2
L
Q1n Q0n
i 1
Q
n。
j
电子信息工程学位考试——电子技术基础
电子技术基础参考资料一、选择题1、半导体的导电性能（C）A 比铜强B 比橡胶弱C 介于导体和绝缘体之间D不定2、二极管结伏安特性曲线（D）A 第一象限直线B 一、三象限直线C 第一象限曲线D 一、三象限曲线3、三极管各级电流分配关系为（D）A I E= I C - IB B I B = I E +IC C I C =I B+ I ED I E=I B+I C4、当三极管的基极电流固定时，其输出特性曲线为（A）A 一根曲线B 一组曲线C 一组直线D 不确定5、改变三极管V CE，其输入特性曲线（A）A 增大V CE，曲线右移B增大V CE，曲线左移C减少V CE曲线右移D不定6、三极管温度上升时，以下哪种说法是正确的（D）A反向电流、电流放大倍数减少B仅有电流放大倍数会增加，其他参数不变C 发射极正向压降升高D发射极正向压降降低6、三极管的发射结正偏，集电结反偏时，该三极管处于（C）A 饱和状态B 截止状态C 放大状态D 不确定7、哪种电路既能放大电压又能放大电流（C）A 共基极电路B 共集电极电路C 共发射极电路D 都能8、哪种电路不能作为功率放大器（D）A 共基极电路B 共集电极电路C 共发射极电路D 都能9、电压并联负反馈能够（C）A 稳定输出电流减少输入电阻B 稳定输出电压增大输入电阻C 稳定输出电压减少输入电阻D 稳定输出电流增大输入电阻10、电流并联负反馈能够（A）A 稳定输出电流减少输入电阻B 稳定输出电压增大输入电阻C 稳定输出电压减少输入电阻D 稳定输出电流增大输入电阻11、石英晶体在并联式正弦振荡电路中，等效为（B）A 电阻B 电感C 电容D 不定12、方波占空比为（C）A 100%B 25%C 50%D 不定13、矩形波通过哪种电路可得到三角波（B）A 微分电路B 积分电路C 放大电路D 不同波形无法转换14、从放大效率来看，甲类功放比乙类功放（B）A 高B 低C 相同D 无法比较15、功放管一旦发生一次击穿，管子就会（B）A 无法恢复B 还可恢复C 进入二次击穿后可恢复D 无法判定16、稳压管在正常稳压使用时，一般需要（B）A 串联在主回路中B 并联在负载两端C 与负载串联D 上述皆可17、W7912的输出电压为（D）A +79VB +12VC -79VD -12V18、运算放大器第一级一般采用（D）A 共发射极电路B 共集电极电路C 共基极电路D 差分放大电路19、晶体三极管的微变等效电路中，一般是（C）Ａ输入端等效为固定电阻输出端等效为受控电流源Ｂ输入端等效为固定电阻输出端等效为受控电压源Ｃ输入端等效为可变电阻输出端等效为受控电流源Ｄ输入端等效为可变电阻输出端等效为受控电压源20、桥式整流电路的输出电压与变压器次级电压有效值关系为（B ）A 1.2倍B 0.9倍C 0.45倍D 0.5倍数字部分：21、（110001）2对应的10进制数为（B）A 48B 49C 51D 12822、（11010111010）2对应的十六进制数为（B）A （E74）16B （6BA）16C （7B9）16D （B7A）1623、n变量逻辑函数有（C）个最小项A 2n-1B 2n+1C 2nD 2n24、（00110001）2对应的2位BCD码为（B）A 31B 49C 51D 3725、变量A、B、C的或非关系表达式为（A）A A+B+CB ABC C ABCD A+B+C26、变量A、B、C的与非关系表达式为（B）A A+B+CB ABC C ABCD A+B+C27、通常，具有同样功能的TTL电路比CMOS电路工作速度（A）A 高B 差不多C 低D 视情况而定28、在不影响逻辑功能的情况下，TTL与非门的多余端可（A）A 接高电平B 接低电平C接地 D 随意处理29、在不影响逻辑功能的情况下，CMOS或非门的多余端可（B）A 接高电平B 接低电平C接地 D 随意处理30、当CMOS与非门采用15V电源时，其噪声容限比TTL与非门的噪声容限（A）A 大B 小C 差不多D 不定31、DAC是（B）A 把模拟信号转换为数字信号B 把数字信号转换为模拟信号C 把幅值、宽度均不规则的脉冲信号转换为模拟信号D把幅值、宽度均不规则的脉冲信号转换为数字信号32、ADC是（A）A 把模拟信号转换为数字信号B 把数字信号转换为模拟信号C 把幅值、宽度均不规则的脉冲信号转换为模拟信号D把幅值、宽度均不规则的脉冲信号转换为数字信号33、工业中多数参数（如温度、压力、流量等）通过传感器转换成的电信号均为（B）A 数字量B 模拟量C 矩形波电压信号D 正弦波电压信号34、与权电阻网络D/A转换器相比，倒T形电阻网络D/A转换器的主要特点是其电阻网络（B）A 阻值分散B 便于集成化C 不便于集成化阻值一致35、二进制编码器是将2n个输入信号编为（C）位二进制代码A n+1B n-1C nD 2n36、全译码器是将n个输入信号，变为（D）个输出A n+1B n-1C nD 2n37、触发器具有记忆功能，它有（A）个稳定状态A 2个B 1个C 无D 多个38、J—K触发器的特性方程可写为（A）A n+1n n Q =JQ +KQB n+1n n Q =JQ +KQC n+1n n Q =JQ +Q KD n+1n n Q =JQ +KQ39、由N 个触发器构成的计数器可以记录（B ）个状态A 2NB 2NC ND 2N-140、由四个触发器构成十进制计数器，其无效状态有（C ）A 4个B 5个C 6个D 2个41、N 进制计数器是指该计数器（A ）A 有N 个有效状态B 由N 个触发器组成C 有N 个有效循环D 有2N 个状态42、由M 个触发器构成N 进制计数器，条件是（Ｂ）A M N ≥B 2M N ≥ Ｃ 2M N ≤ Ｄ M N ≤43、N 位环形计数器可以直接作N 节拍顺序脉冲发生的原因是其（C ）A 无效状态多B 由移位寄存器组成C 有N 个有效状态，且每个有效状态中只有1位为0或1D 有2N 个状态44、欲存储二进制代码，应选择（D ）A 施密特触发器B 单稳态触发器C 多谐振荡器D 触发器45、欲将三角波转换为矩形波，应采用（A ）A 施密特触发器B 单稳态触发器C 多谐振荡器D 触发器46、欲将幅度不等，宽度也不等的脉冲信号整形为标准幅值、标准宽度的脉冲信号，应选择（B ）A 施密特触发器B 单稳态触发器C 多谐振荡器D 触发器47、欲将幅度不等的脉冲信号中挑出幅值大于某一确定值的信号，并将其整形成标准幅值的脉冲信号，应选择（A ）A 施密特触发器B 单稳态触发器C 多谐振荡器D 触发器48、欲将输入的时钟脉冲上升沿延迟一定的时间间隔，应采用（B ）A 施密特触发器B 单稳态触发器C 多谐振荡器D 触发器49、欲获得一个数字系统的时钟脉冲源，应选择（C ）A 施密特触发器B 单稳态触发器C 多谐振荡器D 触发器50、模拟信号与数字信号的主要区别为（A ）A 模拟信号连续 数字信号不连续B 模拟信号不连续 数字信号连续C 模拟信号分辨率低，数字信号分辨率高D 计算机容易处理模拟信号二、改错题1、N型半导体又称之为电子型半导体，故它的导电载流子只有电子（F）2、P型半导体又称之为空穴型半导体，故它的导电载流子只有空穴（F）3、二极管具有单向导电性，故反向施加电压时无反向电流（F）4、稳压管稳压时，工作在反向击穿状态，故稳压管不能施加正向电压（F）5、正常使用稳压管时，通常与负载直接并联，故稳压管不能串联使用（F）6、共发射极放大电路的输出量（电压、电流）与输入量（电压、电流）反向（F）7、共基极放大电路的输出量（电压、电流）与输入量（电压、电流）同向（T）8、差分放大电路对差模信号和共模信号都能起到抑制作用（F）9、场效应管（FET）又称之为单极型晶体管，是因为它的导电粒子仅为多数载流子（T）10 晶体三极管（BJT）又称之为双极型晶体管，是因为它的导电粒子为多数载流子和少数载流子（T）11、电压串联负反馈电路能够稳定电压，同时能增大输入电阻（T）12、电流并联负反馈能够稳定电流，同时能减小输出电阻（F）13、石英晶体并联型振荡器中，石英晶体等效为电感（T）14、石英晶体串联型振荡器中，石英晶体等效为电阻（T）15、乙类功率放大器的失真比甲类功放严重（T）16、乙类功率放大器的效率比甲类功放要高（T）17、全波整流电路至少要使用2个以上二极管（T）18、桥式整流电路属于半波整流电路（F）19、模拟信号是一种连续信号（T）20、数字信号是一种离散信号（T）数字部分：21、BCD码只能用来表示0-9十个十进制数（F）22、格雷码属于无权码（T）23、逻辑函数的全部最小项之和为1（T）24、逻辑函数的任意两个最小项之积为0（T）25、CMOS门电路的输入电流几乎为零（T）26、OC门可以实现线与功能（T）27、TTL门电路的输入端悬空时相当于接逻辑0（F）28、CMOS门电路的输入端悬空时相当于接逻辑1（F）29、在电源电压均为5V时，具有同样功能的TTL电路比CMOS电路工作速度高（T）30、在电源电压均为5V时，具有同样功能的TTL电路比CMOS电路功耗大（T）31、组合逻辑电路任意时刻的输出不仅仅取决于该时刻输入信号，而与电路原来状态有关（F）32、时序逻辑电路任意时刻的输出不仅仅取决于该时刻输入信号，而与电路原来状态有关（T）33、半加法器只进行本位相加，不考虑高位进位和低位进位（F）34、全加法器在进行本位相加同时，还考虑高位进位和低位进位（T）35、4位编码器有16个输入信号（T）36、4位编码器有16个输出信号（F）37、4位译码器有16个输入信号（F）38、4位译码器有16个输出信号（T）39、共阳LED数码管的驱动端高电平有效（T）40、共阴LED数码管的驱动端高电平有效（F）41、RS触发器、JK触发器、D触发器仅具有一个稳定的输出端（F）42、触发器的R端为置0端，S端为置1端（T）43、同步计数器和异步计数器的区别是前者是采用同一时钟脉冲，后者的时钟脉冲不同（T）44、移位计数器除了具有存放数码功能外，还具有移位功能（T）45、因为施密特触发器与其它触发器一样具有两个稳态，因此可用其作为计数器的基本存储单元电路（F）46、因为门电路和触发器均有延迟传输时间，所以可以用它们实现延迟功能（F）47、单稳态触发器能将模拟信号转换为脉冲信号（F）48、在D/A转换时，取样频率应大于输入模拟信号的基波频率（F）49、ADC位数越多，分辨率越高（T）50、DAC位数越多，分辨率越高（T）三、填空题1、由于正偏时光电二极管的光敏特性不明显，所以其使用时，一般是处于反偏状态，光的照度越大，在光电二极管中产生的光电流就越大。
4.4 计数器
数字电子
24
2、用M 进制集成计数器构成 进制计数 、 进制集成计数器构成 集成计数器构成N 利用同步清零或置数端获得 N 进制计数 思 路： M 进制计数到 SN –1 后使计数回到 S0 状态 当 的二进制代码； 步 骤：1. 写出状态 SN–1 的二进制代码； 2. 求归零逻辑表达式； 求归零逻辑表达式； 3. 画连线图。 画连线图。 构成十二进制计数器。 十二进制计数器 位二进制计数器 [例] 用4位二进制计数器 74163 构成十二进制计数器。 解： SN−1 = S11 = 1011 Q0 Q1 Q2 Q3 1. 2. 归零表达式： 归零表达式：
21
复位输入 置位输入 时钟 R0（1） R0（2） R9（1） R9（2） CP （ ） （ ） （ ） （ ） H H X L L X X H H X X X L L L X H L X L X X L H X L X L
数字电子
X X X
L L H
任意N 六、任意N进制计数器的构成 1.用触发器和门电路设计 用触发器和门电路设计 同步、 同步 异步) 2.用集成计数器构成 清零端 (同步、异步 用集成计数器构成 置数端 4 ( M = 2 或M = 10) 级联
数字电子 14
四、异步二进制计数器
数字电子
15
数字电子
16
数字电子
17
数字电子
18
数字电子
19
74LS290的特点： 的特点： 的特点 包含1个 位二进制计数器 包含 个1位二进制计数器 和1个异步五进制计数器 个异步五进制计数器 R0（1） = R0（2） =1， ， （ ） （ ） R 9（1）• R9（2） =0，直接置 ，直接置0 （ ） （ ） R9（1） = R9（2） =1， 直接置 ， 直接置9 （ ） （ ） R0（1） • R0（2） =0且 R 9（1）• R9（2） =0，加计数 且 ， （ ） （ ） （ ） （ ）
数字电子技术计数器
1 00 01 01 1 01 1
d3 d2 d1 d0 1 1
Q3n+1 Q2n+1 Q1n+1 Q0n+1
000 0
d3 d2 d1
d0
加法计数
减法计数
保持
注
异步清零 异步置数
BO =CO=1
4. 集成十进制同步计数器 (1) 集成十进制同步加法计数器74160、74162 VCC CO Q0 Q1 Q2 Q3 CTT LD 同步计数功能：
若用T 触发器：
T0 = 1 T1=Q0n T2= Q1n Q0n
&
FF0
Q0
1J
FF1
1J
Q1
C1
C1
FF1
1J C1
&
B
Q2
1K
1K
Q0
Q1
1K
Q2
3. 3 位二进制同步可逆计数器 (1) 单时钟输入二进制同步可逆计数器
加/减 控制端
&1
&1
C/B &1
U/D 1
1
1J C1
Q0
1K
CP
FF0 Q0
按计数的增 减分：
加法计数器 减法计数器 可逆计数 (Up-Down Counter)
按计数值的 二进制编码计数器 编码方式分： 二—十进制计数器
按数制分：
二进制计数器 十进制计数器
N 进制(任意进制)计数器
同步二进制加法计数器结构组成及原理
计数器计数容量、长度或模的概念
计数器能够记忆输入脉冲的数目，即电路的有效状态
CP2=Q1
二-八-十六进制计数器的实现
FF0 Q0
计数器
此上升沿使十位的74LS192(2)从0000开始计数 直到第100 此上升沿使十位的74LS192(2)从0000开始计数,直到第100 开始计数, CP脉冲作用后 计数器由1001 1001恢复为 脉冲作用后, 恢复为0000 0000, 个CP脉冲作用后,计数器由1001 1001恢复为0000 0000,完成 一次计数循环. 一次计数循环.
▲ 二—五—十进制计数器74LS90 十进制计数器74LS90
二进制计数器:FF0构成一个二进制计数器; 构成一个二进制计数器; 二进制计数器: 五进制计数器: 异步计数器(五进制计数器) 五进制计数器:FF1,FF2,FF3构成模 5异步计数器(五进制计数器); 8421码异步十进制计数器:时钟脉冲接CP 8421码异步十进制计数器:时钟脉冲接CP0 ,CP1端与Q0端相连. 端与Q 端相连. 码异步十进制计数器 5421码异步十进制计数器:时钟脉冲接CP 5421码异步十进制计数器:时钟脉冲接CP1 ,CP0端与Q3端相连. 端与Q 端相连. 码异步十进制计数器 74LS90又称为 74LS90又称为二—五—十进制计数器. 又称为二 进制计数器.
Q3 Q2 Q1 Q0
0 0 0 0 0 0 0 0 1 0 0 1 计 数 计 数 计 数 计 数
▲ 引脚功能说明 S1, S2:S1 S2 = 1时,计数器置"9",即被置成1001状态,与CP无关.且优 先 时 计数器置" ,即被置成 状态, 无关. 状态 无关 , 级别最高. 级别最高. RD1 RD2:当S1 S2 = 0时,RD1 RD2 = 1计数器清零. 计数器清零. 时 计数器清零 Q3Q2Q1Q0:输出端 CP0, CP1:双时钟输入端
0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 1 1 0
n进制计数器的设计与制作实验报告
n进制计数器的设计与制作实验报告一、实验目的本实验的目的是设计并制作一个n进制计数器，通过实践掌握数字电路设计和实现的方法和技巧，加深对数字电路原理的理解。
二、实验原理1. n进制计数器n进制计数器是一种能够进行n进制计数的电路，其中n为正整数。
在二进制计数器中，n=2。
在n进制计数器中，每当计数到n-1时，输出信号会发生一次溢出，并从0开始重新计数。
2. 计数器的类型根据计数方式不同，常见的计数器类型有同步计数器和异步计数器。
同步计数器需要所有触发器同时改变状态才能进行下一次计数；异步计数器则只需要一个触发器改变状态即可进行下一次计数。
3. 触发器触发器是数字电路中常用的存储元件，可以存储一个比特位（0或1）。
常见的触发器有SR触发器、D触发器、JK触发器等。
三、实验设备与材料1. 74LS74 D型正沿触发双稳态触发器2. 74LS90 4位十进制/BCD分频/技术性升降沿触发式二分频循环式计数器3. 7404 六反相器芯片4. 面包板5. 连接线四、实验步骤1. 按照电路原理图连接电路，将74LS90计数器的Q0-Q3输出接到7404反相器的输入端。
2. 将7404反相器的输出端连接到74LS74触发器的D端，同时将74LS74触发器的时钟端连接到74LS90计数器的CLK端。
3. 将最高位（Q3）的输出接到LED灯，用于观察计数情况。
4. 将面包板上电源线和地线连接好，开启电源。
五、实验结果经过实验，可以看到LED灯随着计数值不断变化。
当计数值达到7时，LED灯会熄灭并重新从0开始计数。
六、实验分析与结论本实验成功设计并制作出了一个n进制计数器。
通过实践掌握了数字电路设计和实现的方法和技巧，并加深了对数字电路原理的理解。
七、存在问题与改进方案1. 实验中使用的是四位十进制/BCD分频/技术性升降沿触发式二分频循环式计数器，如果需要进行其他进制的计数，则需要更换不同类型的计数器芯片。
2. 实验中使用的是74LS系列芯片，如果需要进行高速计数，则需要更换更快的芯片。
数字逻辑——精选推荐
数字逻辑3)按计数增减分:加法计数器,减法计数器,加/减法计数器.7.3.1 异步计数器⼀,异步⼆进制计数器1,异步⼆进制加法计数器分析图7.3.1 由JK触发器组成的4位异步⼆进制加法计数器.分析⽅法:由逻辑图到波形图(所有JK触发器均构成为T/ 触发器的形式,且后⼀级触发器的时钟脉冲是前⼀级触发器的输出Q),再由波形图到状态表,进⽽分析出其逻辑功能.2,异步⼆进制减法计数器减法运算规则:0000-1时,可视为(1)0000-1=1111;1111-1=1110,其余类推.注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采⽤同步清零⽅式.(2)CT74LS161的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并⾏置数.③==1且CPT=CPP=1时,按照4位⾃然⼆进制码进⾏同步⼆进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.4,反馈置数法获得N进制计数器⽅法如下:·写出状态SN-1的⼆进制代码.·求归零逻辑,即求置数控制端的逻辑表达式.·画连线图.(集成计数器中,清零,置数均采⽤同步⽅式的有74LS163;均采⽤异步⽅式的有74LS193,74LS197,74LS192;清零采⽤异步⽅式,置数采⽤同步⽅式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等)试⽤CT74LS161构成模⼩于16的N进制计数器5,同步⼆进制加/减计数器⼆,同步⼗进制加法计数器8421BCD码同步⼗进制加法计数器电路分析三,集成同计数器1,集成⼗进制同步加法计数器CT74LS160(1)CT74LS160的引脚排列和逻辑功能⽰意图图7.3.3 CT74LS160的引脚排列图和逻辑功能⽰意图(2)CT74LS160的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并⾏置数.③==1且CPT=CPP=1时,按照BCD码进⾏同步⼗进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.2.集成⼗进制同步加/减计数器CT74LS190其逻辑功能⽰意图如教材图7.3.15所⽰.功能如教材表7.3.10所⽰.集成计数器⼩结:集成⼗进制同步加法计数器74160,74162的引脚排列图,逻辑功能⽰意图与74161,74163相同,不同的是,74160和74162是⼗进制同步加法计数器,⽽74161和74163是4位⼆进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采⽤的是异步清零⽅式,⽽74162采⽤的是同步清零⽅式.74190是单时钟集成⼗进制同步可逆计数器,其引脚排列图和逻辑功能⽰意图与74191相同.74192是双时钟集成⼗进制同步可逆计数器,其引脚排列图和逻辑功能⽰意图与74193相同.7.3.3 利⽤计数器的级联获得⼤容量N进制计数器计数器的级联是将多个计数器串接起来,以获得计数容量更⼤的N进制计数器.1,异步计数器⼀般没有专门的进位信号输出端,通常可以⽤本级的⾼位输出信号驱动下⼀级计数器计数,即采⽤串⾏进位⽅式来扩展容量.举例:74LS290(1)100进制计数器(2)64进制计数器2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下⼀级计数器计数.同步计数器级联的⽅式有两种,⼀种级间采⽤串⾏进位⽅式,即异步⽅式,这种⽅式是将低位计数器的进位输出直接作为⾼位计数器的时钟脉冲,异步⽅式的速度较慢.另⼀种级间采⽤并⾏进位⽅式,即同步⽅式,这种⽅式⼀般是把各计数器的CP端连在⼀起接统⼀的时钟脉冲,⽽低位计数器的进位输出送⾼位计数器的计数控制端.举例:74161(1)60进制(2)12位⼆进制计数器(慢速计数⽅式)12位⼆进制计数器(快速计数⽅式)7.4 寄存器和移位寄存器寄存器是由具有存储功能的触发器组合起来构成的.⼀个触发器可以存储1位⼆进制代码,存放n位⼆进制代码的寄存器,需⽤n个触发器来构成.按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两⼤类.基本寄存器只能并⾏送⼊数据,需要时也只能并⾏输出.移位寄存器中的数据可以在移位脉冲作⽤下依次逐位右移或左移,数据既可以并⾏输⼊,并⾏输出,也可以串⾏输⼊,串⾏输出,还可以并⾏输⼊,串⾏输出,串⾏输⼊,并⾏输出,⼗分灵活,⽤途也很⼴.7.4.1 基本寄存器概念:在数字电路中,⽤来存放⼆进制数据或代码的电路称为寄存器.1,单拍⼯作⽅式基本寄存器⽆论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并⾏数据输⼊端的数据D0～D3,就⽴即被送⼊进寄存器中,即有:2.双拍⼯作⽅式基本寄存器(1)清零.CR=0,异步清零.即有:(2)送数.CR=1时,CP上升沿送数.即有:(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.7.4.2 移位寄存器1.单向移位寄存器四位右移寄存器:时钟⽅程:驱动⽅程:状态⽅程:右移位寄存器的状态表:输⼊现态次态Di CP1 ↑1 ↑1 ↑1 ↑0 0 0 01 0 0 01 1 0 01 1 1 01 0 0 01 1 0 01 1 1 01 1 1 1连续输⼊4个1单向移位寄存器具有以下主要特点:单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移.n位单向移位寄存器可以寄存n位⼆进制代码.n个CP脉冲即可完成串⾏输⼊⼯作,此后可从Q0～Qn-1端获得并⾏的n位⼆进制数码,再⽤n个CP脉冲⼜可实现串⾏输出操作.若串⾏输⼊端状态为0,则n个CP脉冲后,寄存器便被清零.2.双向移位寄存器M=0时右移M=1时左移3.集成双向移位寄存器74LS194CT74LS194的引脚排列图和逻辑功能⽰意图:CT74LS194的功能表:⼯作状态0 × × ×1 0 0 ×1 1 0 ↑1 1 1 ×异步清零保持右移左移并⾏输⼊7.4.3 移位寄存器的应⽤⼀,环形计数器1,环形计数器是将单向移位寄存器的串⾏输⼊端和串⾏输出端相连, 构成⼀个闭合的环.结构特点:,即将FFn-1的输出Qn-1接到FF0的输⼊端D0.⼯作原理:根据起始状态设置的不同,在输⼊计数脉冲CP的作⽤下,环形计数器的有效状态可以循环移位⼀个1,也可以循环移位⼀个0.即当连续输⼊CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全⼀致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n2,能⾃启动的4位环形计数器状态图:由74LS194构成的能⾃启动的4位环形计数器时序图⼆,扭环形计数器1,扭环形计数器是将单向移位寄存器的串⾏输⼊端和串⾏反相输出端相连,构成⼀个闭合的环.实现扭环形计数器时,不必设置初态.扭环形计数器的进制数N与移位寄存器内的触发器个数n满⾜N=2n的关系结构特点为:,即将FFn-1的输出接到FF0的输⼊端D0.状态图:2,能⾃启动的4位扭环形计数器7.4.4 顺序脉冲发⽣器在数字电路中,能按⼀定时间,⼀定顺序轮流输出脉冲波形的电路称为顺序脉冲发⽣器.顺序脉冲发⽣器也称脉冲分配器或节拍脉冲发⽣器,⼀般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输⼊端送⼊,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按⼀定时间,⼀定顺序轮流为1,或者轮流为0.前⾯介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发⽣器.⼀,计数器型顺序脉冲发⽣器计数器型顺序脉冲发⽣器⼀般⽤按⾃然态序计数的⼆进制计数器和译码器构成.举例:⽤集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发⽣器.⼆,移位型顺序脉冲发⽣器◎移位型顺序脉冲发⽣器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发⽣器.◎时序图:◎由CT74LS194构成的顺序脉冲发⽣器见教材P233的图7.4.6和图7.4.77.5 同步时序电路的设计(略)7.6 数字系统⼀般故障的检查和排除(略)本章⼩结计数器是⼀种应⽤⼗分⼴泛的时序电路,除⽤于计数,分频外,还⼴泛⽤于数字测量,运算和控制,从⼩型数字仪表,到⼤型数字电⼦计算机,⼏乎⽆所不在,是任何现代数字系统中不可缺少的组成部分.计数器可利⽤触发器和门电路构成.但在实际⼯作中,主要是利⽤集成计数器来构成.在⽤集成计数器构成N进制计数器时,需要利⽤清零端或置数控制端,让电路跳过某些状态来获得N进制计数器.寄存器是⽤来存放⼆进制数据或代码的电路,是⼀种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取⽤.寄存器分为基本寄存器和移位寄存器两⼤类.基本寄存器的数据只能并⾏输⼊,并⾏输出.移位寄存器中的数据可以在移位脉冲作⽤下依次逐位右移或左移,数据可以并⾏输⼊,并⾏输出,串⾏输⼊,串⾏输出,并⾏输⼊,串⾏输出,串⾏输⼊,并⾏输出.寄存器的应⽤很⼴,特别是移位寄存器,不仅可将串⾏数码转换成并⾏数码,或将并⾏数码转换成串⾏数码,还可以很⽅便地构成移位寄存器型计数器和顺序脉冲发⽣器等电路.在数控装置和数字计算机中,往往需要机器按照⼈们事先规定的顺序进⾏运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,⽽且要求这些控制信号在时间上有⼀定的先后顺序.通常采取的⽅法是,⽤⼀个顺序脉冲发⽣器来产⽣时间上有先后顺序的脉冲,以控制系统各部分协调地⼯作.顺序脉冲发⽣器分计数型和移位型两类.计数型顺序脉冲发⽣器状态利⽤率⾼,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产⽣竞争冒险,需要采取措施消除.移位型顺序脉冲发⽣器没有竞争冒险问题,但状态利⽤率低.由JK触发器组成的4位异步⼆进制减法计数器的⼯作情况分析略.⼆,异步⼗进制加法计数器由JK触发器组成的异步⼗进制加法计数器的由来:在4位异步⼆进制加法计数器的基础上经过适当修改获得.有效状态:0000——1001⼗个状态;⽆效状态:1010～1111六个状态.三,集成异步计数器CT74LS290为了达到多功能的⽬的,中规模异步计数器往往采⽤组合式的结构,即由两个独⽴的计数来构成整个的计数器芯⽚.如:74LS90(290):由模2和模5的计数器组成;74LS92 :由模2和模6的计数器组成;74LS93 :由模2和模8的计数器组成.1.CT74LS290的情况如下.(1)电路结构框图和逻辑功能⽰意图(2)逻辑功能如下表7.3.1所⽰.注:5421码⼗进制计数时,从⾼位到低位的输出为.2,利⽤反馈归零法获得N(任意正整数)进制计数器⽅法如下:(1)写出状态SN的⼆进制代码.(2)求归零逻辑(写出反馈归零函数),即求异步清零端(或置数控制端)信号的逻辑表达式.(3)画连线图.举例:试⽤CT74LS290构成模⼩于⼗的N进制计数器.CT74LS290则具有异步清零和异步置9功能.讲解教材P215的[例7.3.1].注:CT74LS90的功能与CT74LS290基本相同.7.3.2 同步计数器⼀,同步⼆进制计数器1.同步⼆进制加法计数器2,同步⼆进制减法计数器3,集成同步⼆进制计数器CT74LS161(1)CT74LS161的引脚排列和逻辑功能⽰意图注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采⽤同步清零⽅式.(2)CT74LS161的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并⾏置数.③==1且CPT=CPP=1时,按照4位⾃然⼆进制码进⾏同步⼆进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.4,反馈置数法获得N进制计数器⽅法如下:·写出状态SN-1的⼆进制代码.·求归零逻辑,即求置数控制端的逻辑表达式.·画连线图.(集成计数器中,清零,置数均采⽤同步⽅式的有74LS163;均采⽤异步⽅式的有74LS193,74LS197,74LS192;清零采⽤异步⽅式,置数采⽤同步⽅式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等)试⽤CT74LS161构成模⼩于16的N进制计数器5,同步⼆进制加/减计数器⼆,同步⼗进制加法计数器8421BCD码同步⼗进制加法计数器电路分析三,集成同计数器1,集成⼗进制同步加法计数器CT74LS160(1)CT74LS160的引脚排列和逻辑功能⽰意图图7.3.3 CT74LS160的引脚排列图和逻辑功能⽰意图(2)CT74LS160的逻辑功能①=0时异步清零.C0=0②=1,=0时同步并⾏置数.③==1且CPT=CPP=1时,按照BCD码进⾏同步⼗进制计数.④==1且CPT·CPP=0时,计数器状态保持不变.2.集成⼗进制同步加/减计数器CT74LS190其逻辑功能⽰意图如教材图7.3.15所⽰.功能如教材表7.3.10所⽰.集成计数器⼩结:集成⼗进制同步加法计数器74160,74162的引脚排列图,逻辑功能⽰意图与74161,74163相同,不同的是,74160和74162是⼗进制同步加法计数器,⽽74161和74163是4位⼆进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采⽤的是异步清零⽅式,⽽74162采⽤的是同步清零⽅式.74190是单时钟集成⼗进制同步可逆计数器,其引脚排列图和逻辑功能⽰意图与74191相同.74192是双时钟集成⼗进制同步可逆计数器,其引脚排列图和逻辑功能⽰意图与74193相同.7.3.3 利⽤计数器的级联获得⼤容量N进制计数器计数器的级联是将多个计数器串接起来,以获得计数容量更⼤的N进制计数器.1,异步计数器⼀般没有专门的进位信号输出端,通常可以⽤本级的⾼位输出信号驱动下⼀级计数器计数,即采⽤串⾏进位⽅式来扩展容量.举例:74LS290(1)100进制计数器(2)64进制计数器2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下⼀级计数器计数.同步计数器级联的⽅式有两种,⼀种级间采⽤串⾏进位⽅式,即异步⽅式,这种⽅式是将低位计数器的进位输出直接作为⾼位计数器的时钟脉冲,异步⽅式的速度较慢.另⼀种级间采⽤并⾏进位⽅式,即同步⽅式,这种⽅式⼀般是把各计数器的CP端连在⼀起接统⼀的时钟脉冲,⽽低位计数器的进位输出送⾼位计数器的计数控制端.举例:74161(1)60进制(2)12位⼆进制计数器(慢速计数⽅式)12位⼆进制计数器(快速计数⽅式)7.4 寄存器和移位寄存器寄存器是由具有存储功能的触发器组合起来构成的.⼀个触发器可以存储1位⼆进制代码,存放n位⼆进制代码的寄存器,需⽤n个触发器来构成.按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两⼤类.基本寄存器只能并⾏送⼊数据,需要时也只能并⾏输出.移位寄存器中的数据可以在移位脉冲作⽤下依次逐位右移或左移,数据既可以并⾏输⼊,并⾏输出,也可以串⾏输⼊,串⾏输出,还可以并⾏输⼊,串⾏输出,串⾏输⼊,并⾏输出,⼗分灵活,⽤途也很⼴.7.4.1 基本寄存器概念:在数字电路中,⽤来存放⼆进制数据或代码的电路称为寄存器.1,单拍⼯作⽅式基本寄存器⽆论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并⾏数据输⼊端的数据D0～D3,就⽴即被送⼊进寄存器中,即有:2.双拍⼯作⽅式基本寄存器(1)清零.CR=0,异步清零.即有:(2)送数.CR=1时,CP上升沿送数.即有:(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.7.4.2 移位寄存器1.单向移位寄存器四位右移寄存器:时钟⽅程:驱动⽅程:状态⽅程:右移位寄存器的状态表:输⼊现态说明Di CP1 ↑1 ↑1 ↑1 ↑0 0 0 01 0 0 01 1 0 01 1 1 01 0 0 01 1 0 01 1 1 01 1 1 1连续输⼊4个1单向移位寄存器具有以下主要特点:单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移.n位单向移位寄存器可以寄存n位⼆进制代码.n个CP脉冲即可完成串⾏输⼊⼯作,此后可从Q0～Qn-1端获得并⾏的n位⼆进制数码,再⽤n个CP脉冲⼜可实现串⾏输出操作.若串⾏输⼊端状态为0,则n个CP脉冲后,寄存器便被清零.2.双向移位寄存器M=0时右移M=1时左移3.集成双向移位寄存器74LS194CT74LS194的引脚排列图和逻辑功能⽰意图:CT74LS194的功能表:⼯作状态0 × × ×1 0 1 ↑1 1 0 ↑1 1 1 ×异步清零保持右移左移并⾏输⼊7.4.3 移位寄存器的应⽤⼀,环形计数器1,环形计数器是将单向移位寄存器的串⾏输⼊端和串⾏输出端相连, 构成⼀个闭合的环.结构特点:,即将FFn-1的输出Qn-1接到FF0的输⼊端D0.⼯作原理:根据起始状态设置的不同,在输⼊计数脉冲CP的作⽤下,环形计数器的有效状态可以循环移位⼀个1,也可以循环移位⼀个0.即当连续输⼊CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全⼀致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n2,能⾃启动的4位环形计数器状态图:由74LS194构成的能⾃启动的4位环形计数器时序图⼆,扭环形计数器1,扭环形计数器是将单向移位寄存器的串⾏输⼊端和串⾏反相输出端相连,构成⼀个闭合的环.实现扭环形计数器时,不必设置初态.扭环形计数器的进制数N与移位寄存器内的触发器个数n满⾜N=2n的关系结构特点为:,即将FFn-1的输出接到FF0的输⼊端D0.状态图:2,能⾃启动的4位扭环形计数器7.4.4 顺序脉冲发⽣器在数字电路中,能按⼀定时间,⼀定顺序轮流输出脉冲波形的电路称为顺序脉冲发⽣器.顺序脉冲发⽣器也称脉冲分配器或节拍脉冲发⽣器,⼀般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输⼊端送⼊,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按⼀定时间,⼀定顺序轮流为1,或者轮流为0.前⾯介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发⽣器.⼀,计数器型顺序脉冲发⽣器计数器型顺序脉冲发⽣器⼀般⽤按⾃然态序计数的⼆进制计数器和译码器构成.举例:⽤集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发⽣器.⼆,移位型顺序脉冲发⽣器◎移位型顺序脉冲发⽣器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发⽣器.◎时序图:◎由CT74LS194构成的顺序脉冲发⽣器见教材P233的图7.4.6和图7.4.77.5 同步时序电路的设计(略)7.6 数字系统⼀般故障的检查和排除(略)本章⼩结计数器是⼀种应⽤⼗分⼴泛的时序电路,除⽤于计数,分频外,还⼴泛⽤于数字测量,运算和控制,从⼩型数字仪表,到⼤型数字电⼦计算机,⼏乎⽆所不在,是任何现代数字系统中不可缺少的组成部分.计数器可利⽤触发器和门电路构成.但在实际⼯作中,主要是利⽤集成计数器来构成.在⽤集成计数器构成N进制计数器时,需要利⽤清零端或置数控制端,让电路跳过某些状态来获得N进制计数器.寄存器是⽤来存放⼆进制数据或代码的电路,是⼀种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取⽤.寄存器分为基本寄存器和移位寄存器两⼤类.基本寄存器的数据只能并⾏输⼊,并⾏输出.移位寄存器中的数据可以在移位脉冲作⽤下依次逐位右移或左移,数据可以并⾏输⼊,并⾏输出,串⾏输⼊,串⾏输出,并⾏输⼊,串⾏输出,串⾏输⼊,并⾏输出.寄存器的应⽤很⼴,特别是移位寄存器,不仅可将串⾏数码转换成并⾏数码,或将并⾏数码转换成串⾏数码,还可以很⽅便地构成移位寄存器型计数器和顺序脉冲发⽣器等电路.在数控装置和数字计算机中,往往需要机器按照⼈们事先规定的顺序进⾏运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,⽽且要求这些控制信号在时间上有⼀定的先后顺序.通常采取的⽅法是,⽤⼀个顺序脉冲发⽣器来产⽣时间上有先后顺序的脉冲,以控制系统各部分协调地⼯作.顺序脉冲发⽣器分计数型和移位型两类.计数型顺序脉冲发⽣器状态利⽤率⾼,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产⽣竞争冒险,需要采取措施消除.移位型顺序脉冲发⽣器没有竞争冒险问题,但状态利⽤率低.。
数字逻辑选择题
一、填空题（30分，共8题，每空2分）1、数字电路只能处理（数字）信号,不能处理（模拟）信号。
2、 10 = （） 2 = （） 16 。
3、对应的八进制数为（ 277 ）,十进制数为（ 191 ）。
4、A/D转换器的功能是将模拟量转换成（数字量）,D/A转换器的功能是数字量轮换成（模拟量）。
5、组合逻辑电的稳定输出信号取决于（输入信号）。
6、主从型JK触发器的特性方程 =（）。
7、三态门输出的三种状态分别为：（高电平、低电平、高阻态）。
8、PLD器件的基本结构包括（与门阵列、或门阵列）两分。
二、单项选择题（30分，共10题，每题3分）1、下列几种TTL电路中，输出端可实现线与功能的电路是（）。
A、或非门B、与非门C、异或门D、OC门2、请判断以下哪个电路不是时序逻辑电路（）。
A、计数器B、寄存器C、译码器D、触发器3、下列几种A/D转换器中，转换速度最快的是（）。
A、并行A/D转换器B、计数型A/D转换器C、逐次渐进型A/D转换器D、双积分A/D转换器4、已知逻辑函数与其相等的函数为（D）。
5、一个数据选择器的地址输入端有3个时，最多可以有（）个数据信号输出。
A、4B、6C、8D、166、逻辑器件（）属于非用户定制电路。
A．逻辑门B．ＧＡＬC．ＰＬＡD．触发器7、半导体存储器（）的内容在掉电后不会丢失。
A、ROMB、RAMC、EPROMD、E2 PROM8、EPROM是指( )。
A、随机读写存储器B、只读存储器C、光可擦除电可编程只读存储器D、电可擦可编程只读存储器9、补码的真值为( )。
A、 +B、–C、–D、–10、八路数据选择器应有( )个选择控制端。
A、 2B、 3C、 6D、81.设下图中所有触发器的初始状态皆为0，找出图中触发器在时钟信号作用下,输出电压波形恒为0的是：（C）图。
2.下列几种TTL电路中，输出端可实现线与功能的电路是（B ）。
A、或非门B、与非门C、异或门D、OC门3．要将方波脉冲的周期扩展10倍，可采用（C ）。
74LS161
图2 集成计数器的级联 （2）用反馈清零法获得任意进制计数器 由于集成计数器一般都设置有清零端和置数端，而且无论是 清零还是置数都有同步和异步之分。例如，4 位二进制同步加法计 数器74LS163的清零和置数均采用同步方式，而有的只有异步清 零功能。获得任意进 制计数器的方法很多，本书只介绍用反馈清 零法获得任意进制计数器。 如用74LS16l构成九进制加法计数器，九进制计数器（N＝9） 有9个状态，而74LS161在计数过程中有16个状态（M＝［6）， 正常循环从0000到1111，要构成九进制加法计数器，此时必须设 法 跳过M－N（16 － 9＝7）个状态。74LS161具有异步清零功能， 在其计数过程当中，不管它的输出处于哪 一状态，只要在异步清 零输人端加一低电平电压，使CR＝0，74LS161的输出会立即从 那个状态回到0000状 态。清零信号（CR＝0）消失后，74LS161 又从0000状态开始重新计数。 如图3（a）所示的九进制计数器，就是借助74LS161的异步 清零功能实现的。如图3（b）所示电路是九进 制计数器的主循环 状态图。
பைடு நூலகம்
计数器的种类很多，按其进制不同分为二进制计数器、十 进制计数器、N进制计数器；按触发器翻转是否 同步分为 异步计数器和同步计数器；按计数时是增还是减分为加法 计数器、减法计数器和加/减法（可逆 ）计数器。下面首 先介绍二进制计数器。 1．集成二进制计数器74LS161 74LS161是4位二进制同步加法计数器，除了有二进 制加法计数功能外，还具有异步清零、同步并行置数 、 保持等功能。74LS161的逻辑电路图和引脚排列图如图1 所示，CR是异步清零端，LD是预置数控制端，D0 ，D1， D2，D3是预置数据输人端，P和T是计数使能端，C是进 位输出端，它的设置为多片集成计数器的级 联提供了方 便。 74LS161的功能表如表1所示。由表可知，74LS161 具有以下功能。
数字电子技术基础题库及答案
试题库及答案试卷一一．基本概念题（一）填空题（共19分，每空1分）1．按逻辑功能的不同特点，数字电路可分为和两大类。
2．在逻辑电路中，三极管通常工作在和状态。
3．（406）10=（）8421BCD4．一位数值比较器的逻辑功能是对输入的数据进行比较，它有、、三个输出端。
5．TTL集成JK触发器正常工作时，其d R和d S端应接电平。
6．单稳态触发器有两个工作状态和，其中是暂时的。
7．一般ADC的转换过程由、、和4个步骤来完成。
8．存储器的存储容量是指。
某一存储器的地址线为A14～A0，数据线为D3～D0，其存储容量是。
（二）判断题（共16分，每题2分）1．TTL或非门多余输入端可以接高电平。
（）2．寄存器属于组合逻辑电路。
（）3．555定时器可以构成多谐振荡器、单稳态触发器、施密特触发器。
（）4．石英晶体振荡器的振荡频率取决于石英晶体的固有频率。
（ ）5．PLA 的与阵列和或阵列均可编程。
（ ）6．八路数据分配器的地址输入（选择控制）端有8个。
（ ）7．关门电平U OFF 是允许的最大输入高电平。
（ ）8．最常见的单片集成DAC 属于倒T 型电阻网络DAC 。
（ ）（三） 选择题（共16分，每题2分）1．离散的，不连续的信号，称为（ ）。
A ．模拟信号 B.数字信号2．组合逻辑电路通常由（ ）组合而成。
A ．门电路 B.触发器 C.计数器3．8线—3线优先编码器的输入为I 0—I 7 ，当优先级别最高的I 7有效时，其输出012Y Y Y ••的值是（ ）。
A ．111 B.010 C.000 D.1014．十六路数据选择器的地址输入（选择控制）端有（ ）个。
A ．16 B.2 C.4 D.85．一位8421BCD 码译码器的数据输入线与译码输出线的组合是（ ）。
A ．4:6 B.1:10 C.4:10 D.2:46．常用的数字万用表中的A/D 转换器是（ ）。
A ．逐次逼近型ADC B.双积分ADC C.并联比较型ADC7．ROM 属于（ ）。
N进制计数器级联法的应用(精)
计数器
（1）用2片74LS290组成100进制计数器 个位 十位
Q3 Q 2
Q1
Q0 R0(1) R0(2)
Q3 Q2ຫໍສະໝຸດ Q1Q0 R0(1) R0(2)
S9(1)
S9(2)
74LS290
C1 C0
S9(1)
S9(2)
74LS290
C1 C0
CP 十进制计数器
CP 十进制计数器
100进制计数器,计数范围: 00~99
计数器
（3）用2片74LS90组成37进制计数器
&
Q3 Q 2 Q1 Q0 R0(1) R0(2) Q3 Q2 Q1 Q0
&
S9(1)
S9(2)
S9(1)
S9(2)
74LS290
C1 C0
74LS290
C1 C0
R0(1) R0(2)
CP 计数范围为 00～36，即37进制计数器
N进制计数器级联法的应用
学
校：常州高级技工学校
说课人：朱文彬 时 间：2013.12
计数器
2.级联法 为了得到计数容量较大的计数器，可以将两个以 上的计数器串联起来。例如，把一个三进制计数器和 一个四进制计数器串联起来，就构成了一个十二进制 计数器。
如果要得到任意N进制计数器，可以按下图连接。 图中利用了级联法得到的是一个一百进制的递增计数 器。改变图中两个十进制计数器输出端与复位端的连 接位置，可以得到N=1～100之间任何一种进制的计数 器。
计数器
（2）用2片74LS290组成24进制计数器 先接成100进制计数器
Q3 Q 2 S9(1) S9(2)
Q1
Q0 R0(1)
Q3 Q2 S9(1) S9(2)
数电试卷
数字电子综合练习练习（一）一、填空：(14分)1. 数制转换 (DC)H = ( )D= ( )B = ( )O。
2. 有一数码10010011，作为自然二进制数时，它相当于十进制数，作为8421BCD码时，它相当于十进制数。
3. 已知某函数，该函数的反函数 =( )，该函数的对偶函数F '= ( )。
4. 某函数有n个变量，则共有个最小项。
5. 将一个最大幅值为5.1V的模拟信号转换为数字信号，要求模拟信号每变化20mV能使数字信号最低位LSB发生变化，则应选用位转换器。
6. 一个1024×8位的ROM，其存储容量为。
7. 为构成4096×4片RAM，需要片1024×1的RAM。
8. 在TTL门电路的一个输入端与地之间接一个10KW电阻，则相当于在该输入端输入电平；在CMOS门电路的输入端与地之间接一个10KW电阻，相当于在该输入端输入电平。
二、用代数法将下列函数化简为最简与或表达式。
(10分)1.；2..三、用卡诺图法化简函数，写出它们的最简与或表达式。
(10分)1.；2..四、将题图电路各输出逻辑表达式填入表1栏中；各门电路的名称填入表2栏中；若ABCD = 1001，将各输出值填入表3栏中。
(14分)五、设计一组合逻辑电路，X为控制端，A、B、C为输入，F为输出。
当X =0时，该电路完成意见一致功能(只有当A、B、C都相同时，F=1，否则为0)；当X=1时，该电路完成意见不一致功能。
供选择的器件有：四选一数据选择器、异或门、两输入端与非门。
(12分)六、用一片3线--8线译码器和两个四输入与非门构成一位全加器。
(10分)七、试画出题图电路在时钟脉冲CP、输入信号A作用下，Q1、Q2和X的输出波形，并说明电路的逻辑功能。
设触发器的初始状态均为0。
(10分)八、中规模四位二进制计数器T214，其功能表和符号如下图所示，其中A,B,C,D是同步预置数端(A为低位，D为高位)，是预置数控制端，是异步清零端，P、T是计数允许控制端，进位端OC未标出。
利用161实现N进制计数器
字 电 1、 反馈清零法
CR × × × ×
子
技
术
2、 反馈置数法
CR D0 D1 D2 D3
CET
TC
CEP 74161
CP
PE
＞CP Q0 Q1 Q2 Q3
PE
xx 交 通 大 学
用161组成N进制计数器(N<M)
例 用74161构成九进制加计数器。
数 字
九设反进法馈制跳计过清数多零器余应的法有7:个9利状个用态状异，态则，步可而清实74零现16引模1在脚9计计数数器过。程中有16个状态。如果
字 解：根据分析可知，161利用
×× ××
电 子
反馈清零法实现N进制加 1 1 计数器，其有效状态: 1 1
CETCR D0 D1 D2 D3 TC
CEP
74161
技 术
初态为0000, 末态为(N-1)D.CP CP ＞CP Q0 Q1 Q2 Q3 PE 1
利用状态(N)D完成异步清零。
L&D
xx 交
数 字
数字电子技术
电
子
技
术
xx
xxx交通大学 xx
交
通
大
学
6.5.2 计 数 器
× ×× ×
数 字
电 74161逻辑功能表
CR D0 D1 D2 D3
CET
TC
CEP 74161
CP
＞CP
Q0
Q1
PE Q2 Q3
子 技 术 清零 预置
输入 使能 时钟
预置数据输入
输出
计数
进 位
xx CR PE CEP CET CP D3 D2 D1 D0 Q3 Q2 Q1 Q0 TC
数字电路期末复习题0
数字电路复习题第一套一、选择题(本大题共10道小题，每小题2分，共20分。
）1. 用编码器对16个信号进行编码,其输出二进制代码的位数是（ ) A 。
2位B 。
3位C 。
4位D .16位2. 逻辑函数F=(A+B)(B+C ）的对偶式F ′=( ） A .B A +B CB .AB+BC C . B A +CD 。
AB+B C3。
一个8选一数据选择器的地址输入端有_______个.（ ） A .1 B 。
2 C 。
3 D 。
4 4。
同步时序电路和异步时序电路比较，其差异在于后者（ ） A 。
没有触发器 B 。
没有统一的时钟脉冲控制 C .没有稳定状态D 。
输出只与内部状态有关5。
如下图所示电路中,只有______不能实现Q n+1=n Q 。
（ ）6。
下列各函数等式中无冒险现象的函数式有（ ） A 。
F= F=C B +AC+A B+BC+A B +C A B 。
F=C A +BC+A B C 。
F=A C +BC+A B +A B D 。
C B +AC+A B 7.JK 触发器在CP 作用下，若状态必须发生翻转，则应使（ ） A 。
J=K=0 B .J=K=1 C .J =O ，K =1D .J=1,K=08. 下列电路中,不属于组合逻辑电路的是( ） A .编码器B .全加器C .寄存器D .译码器9. 可以用来实现并/串转换和串/并转换的器件是( ) A 。
计数器B .全加器C 。
移位寄存器D 。
存储器10. 自动产生矩形波脉冲信号为( ) A .施密特触发器 B .单稳态触发器 C .T 触发器 D .多谐振荡器二、填空题（本大题共10道小题，每小题2分，共20分。
）1。
八进制数 (34.2 ) 8 的等值二进制数为 ;十进制数 98 的 8421BCD 码为 。
2. 二极管内含PN 结，PN 结在导电性能上的最大特点是_______________。
3。
函数)(D C A AB A Y +++=，其反函数为 ，对偶式为 。
n进制计数器课程设计
n进制计数器课程设计一、课程目标知识目标：1. 学生能理解n进制计数系统的基本原理，掌握二进制、八进制、十六进制等常见进制的基本概念和转换方法。
2. 学生能够运用所学的进制知识，进行不同进制之间的数值转换，包括但不限于十进制与二进制、八进制、十六进制之间的转换。
3. 学生能够理解计数器的工作原理，并学会设计简单的n进制计数器。
技能目标：1. 学生通过实际操作，提高逻辑思维和问题解决能力，培养计算与转换技巧。
2. 学生能够在小组合作中发挥个人优势，有效沟通，协同完成计数器的设计与搭建。
3. 学生能够运用信息技术工具，例如计算器和编程软件，辅助进制转换和计数器设计的学习。
情感态度价值观目标：1. 学生培养对数学和计算机科学的兴趣，增强对进制计数器实用性的认识，激发探索科学和技术奥秘的欲望。
2. 学生通过学习小组的活动，发展团队协作精神，尊重他人意见，学会在集体中共同成长。
3. 学生在探索进制计数器的过程中，培养耐心和细致的学术态度，认识到科学学习的严谨性和连续性。
二、教学内容本课程以《信息技术》教材中“进制与计数器”章节为基础，结合以下内容进行教学：1. 进制概念：讲解二进制、八进制、十六进制的基本定义，以及它们与十进制的联系。
- 教材章节：第一章第二节“进制的概念及其转换”2. 进制转换方法：详细解析不同进制之间的转换方法，通过例题和练习巩固知识。
- 教材章节：第一章第三节“进制之间的转换方法”3. 计数器原理：介绍计数器的工作原理，结合实物图解，帮助学生形象理解。
- 教材章节：第二章第一节“计数器的工作原理”4. n进制计数器设计：指导学生运用所学进制知识，设计简单的n进制计数器。
- 教材章节：第二章第二节“n进制计数器的设计与实现”5. 实践活动：安排小组合作，进行进制转换和计数器设计的实际操作。
- 教材章节：实践活动“进制转换与计数器设计”教学进度安排：1. 进制概念及转换方法（2课时）2. 计数器原理及n进制计数器设计（2课时）3. 实践活动及总结评价（2课时）三、教学方法本课程采用以下多元化的教学方法，以促进学生主动学习和兴趣激发：1. 讲授法：通过系统的讲解，使学生掌握进制计数的基本原理和转换方法。
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6.3.3 利用计数器的级联获得大容量同步N进制计数器
一、级联法
计数器的级联是将多个集成计数器（如M1进制、M2进制）串接起来，以获得计数容量更大的N（=M1×M2）进制计数器。
一般集成计数器都设有级联用的输入端和输出端。
同步计数器实现的方法：
低位的进位信号→高位的保持功能控制端（相当于触发器的T端）
有进位时，高位计数功能；无进位时，高位保持功能。
两片CT74LS160级联成100进制同步加法计数器。
由图可看出：低位片CT74LS160（1）在计到9以前，其进位输出CO＝Q3Q0＝0，高位片CT74LS160（2）的CTT＝0，保持原状态不变。
当低位片计到9时，其输出CO＝1，即高位片的CTT＝1，这时，高位片才能接收CP端输入的计数脉冲。
所以，输入第10个计数脉冲时，低位片回到0状态，同时使高位片加1。
二、反馈归零法
两片4位二进制数加法计数器CT74LS161级联成五十进制计数器。
十进制数50对应的二进制数为0011 0010 所以，当计数器计到50时，计数器的状态为0011 0010，其反馈归零函数为CR=Q1Q0Q1，这时，与非门输出低电平0，使两片CT74LS161同时被异步置0，从而实现了五十进制。
现代教学方法与手段：用DLCCAI或EWB演示74LS161、74LS160、74LS190的逻辑功能。