1011序列检测器

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时序电路设计-101序列检测器

数字逻辑设计及应用课程设计报告姓名：雷蕾学号：2010012030036选课号：设计题号： 5一．设计题目：设计101序列检测器二．设计要求要求使用状态机设计一个序列检测器，检测输入数据，当输入中出现101时，输出1，否则输出为0。

不进行重复判断，即当出现10101…时，输出为00100…判断的具体流程如下：1.电路复位，进入状态S0，等待输入2.S0状态下：如果输入为0，则停留在S0，如果输入为1，则跳转到S13.S1状态下：如果输入为0，则跳转到S2，如果输入为1，则停留在S14.S2状态下：如果输入为1，则输出1，并跳转到S0，如果输入为0，则输出0，并跳转到S0检测器电路实现：时钟信号，1 bit输入待判断信号，1bit输出判断结果。

三．设计过程1.设计方案：通过使用ISE编写verilog语言，实现以下过程：1s3只有当s3接收到的输入信号为1的时候，输出才会为1，其余时候输出都为0.2.设计程序：模块文件：`timescale 10ns/1ns//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 21:02:40 06/06/2012// Design Name:// Module Name: abcd// Project Name:// Target Devices:// Tool versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://////////////////////////////////////////////////////////////////////////////////// module abcd(input reset,input clk,input ipt,output reg result);parameter [1:0] s0 = 2'b00, s1 = 2'b01, s2 = 2'b10;reg[1:0] state;always @ (posedge clk)beginif(reset)beginstate<=s0;result<=0;endelsebegincase(state)s0:beginif(ipt==0)beginstate<=s0;result<=0;endelse.beginstate<=s1;result<=0;endends1:beginif(ipt==0)beginstate<=s2;result<=0;endelsebeginstate<=s1;result<=0;endends2:beginif(ipt==0)beginstate<=s0;result<=0;endelsebeginstate<=s0;result<=1;endenddefault:beginstate<=s0;result<=0;endendcaseendendendmodule测试文件：`timescale 10ns / 1ps////////////////////////////////////////////////////////////////////////////// //// Company:// Engineer://// Create Date: 23:05:50 06/06/2012// Design Name: test_detector// Module Name: D:/TDDOWNLOAD/fortwo2/haha.v// Project Name: fortwo2// Target Device:// Tool versions:// Description://// Verilog Test Fixture created by ISE for module: test_detector//// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://////////////////////////////////////////////////////////////////////////////// //module haha;module test_detector();reg clk;reg reset;reg ipt;wire result;reg[20:0] indata=20'b101001110011011110110;integer i;initial clk=1;always #1 clk=~clk;initialbeginreset=1;ipt=0;#4reset=0;for(i=0;i<21;i=i+1)beginipt=indata[i];#2;end#10$stop;endabcd detector_instance(.clk(clk),.reset(reset),.ipt(ipt),.result(result));endmodule3.仿真结果四．设计结论(包括：设计结果分析、设计中遇到的问题、设计心得和体会等) 1.设计结果分析：以时钟信号的一个周期为基准，有仿真结果可看出，当输入（ipt）为连续的一个周期高一个周期的低一个周期的高（即101）时，输出（result）为高。

设计一个六进制的计数器

设计一个六进制的计数器，需要( )个状态变量。

<答案>4填空题 0.5 2 1在同步时序电路中，如果状态A和状态B等效，状态A和状态C也等效，则状态B和状态C( )<答案>等效填空题 0.3 1 1Mealy型同步时序电路的输出是( ) 和( ) 的函数<答案>输入现态填空题 0.4 1 2时序逻辑电路的特点是( )<答案>具有记忆功能填空题 0.4 2 1时序逻辑电路由( ) 和( )组成<答案>组合电路存储(记忆)部件填空题 0.4 2 2在同一时刻,一个触发器只有两个状态（）<答案>F判断题 0.2 1 0请举例说明“多数表决电路”为什么是一个组合逻辑电路？<答案>以3变量输入电路为例F（A，B，C）= ∑m(3,5,6,7)=AB+AC+BC =AB + AC + BC该电路用4个与非门即可完成，无反馈回路。

由此可以说明“多数表决电路”是一个组合逻辑电路。

分析题 0.4 8 0“计数器”是组合逻辑电路还是时序逻辑电路，举例说明为什么？<答案>A填空题 0.4 2 1在时钟控制触发器中，置位、复位信号、时钟脉冲信号和激励信号各有何作用？<答案>A填空题 0.4 2 1电路的“空翻”是由于触发器所能表示的状态数（）电路所需状态数。

<答案>A填空题 0.4 2 1设计一个六进制同步计数器，至少需要个状态变量。

<答案>A填空题 0.4 2 1一个四选一数据选择器一共有四个输入端和一个输出端。

…………（）<答案>A判断题 0.2 1 0JK触发器在CP脉冲作用下，欲使Q（n+1）=Q n，则输入信号应为（）。

①J=K=1 ②J=Q，K=Q ③J=Q，K=Q ④J=Q，K=1<答案>A选择题 0.4 2 4电路“挂起”是由于触发器所能表示的状态数大于电路所需状态数。

数字逻辑电路(本)

数字逻辑电路（本）1、数制转换： 1）（78.8）16＝（)10 2）（0.375)10＝（)2 3）（65634.21)8＝（)16 4）121.02）16＝（)42、写出下列各数的原码、反码和补码。

+0.00101，－0.10000，－0.11011，+10101，－10000，－11111 3、代码转换：已知[x ]原＝10101011，求[x ]反已知[x ]反＝10101011，求[x ]补已知[x ]补＝10101011，求[x ]原4、已知下列机器数，写出它们的真值。

[x 1]原＝11010，[x 2]反＝11001，[x 3]补＝11001，[x 4]补＝10000 5、设[x ]补＝01101001，[y ]补＝10011101，求：补]21[x 、补]41[x 、补]21[y 、补]41[y[－x ]补、[－y ]补6、根据原码和补码定义回答下列问题：（1）已知[x ]补＞[y ]补，是否有x ＞y ？（2）设－2n ＜x ＜0，x 为何值时，等式[x ]补＝[x ]原成立。

7、设x 为二进制整数， [x ]补＝11x 1x 2 x 3x 4x 5，若要x ＜－16，则 x 1～x 5应满足什么条件？ 8、完成下列代码之间的转换：（1）（0101 1011 1101 0111.0111)8421BCD ＝（）10；（2）（359.25)10＝（）余3；（3）（1010001110010101)余3＝（）8421BCD 。

9、试写出下列二进制数的典型Gray 码： 101010，10111011。

10、用逻辑代数公理和定理证明：①B A B A B A B A +=⊕ ②)B A (⊕⊙B A AB =③C AB C B A C B A ABC A ++=⋅ ④C A C B B A C A C B B A ++=++ ⑤1B A B A B A AB =+++11、将下列函数转化成为最小项表达式和最大项表达式 ①F （A 、B 、C 、D ）=)D C )(C B A )(B A )(C B A (++++++ ②F （A 、B 、C ）=C A C B A BC A C AB +++③F （A 、B 、C 、D ）=)B AC )(C B (D D BC ++++ ④F （A 、B 、C 、D ）=ABCD D C B A D B A B C +++ 12、利用公式法和卡诺图法化简下列函数：① F （A 、B 、C 、D ）C B AC D C A B A +++=② F （A 、B 、C 、D ）=∑m （2、3、4、5、10、11、12、13）③ F （A 、B 、C 、D ）=∏M （2、4、6、10、11、12、13、14、15） ④ F （A 、B 、C 、D ）=)B AD )(C B (D D BC ++++13、将下列函数简化，并用“与非”门和“或非”门实现该电路并判断有无竞争冒险现象，并予以消除。

院校资料-北京邮电大学数字逻辑期末模拟试题1 -2

北京邮电大学数字逻辑期末模拟试题1 -2本科试题（一）一、选择题（每小题2分，共20分。

）1．，A 、B 、C 取何值时，F ＝1（）。

A.011B.100C.101D.000 2．下列三个数对应的十进制数最大的是（）。

A. (30)8B. (10110)2C. (00101000)8421D.27 3．图1所示电路中描述错误的是（）。

A ．状态变化发生在CP 脉冲下降沿B ．C ．D.CP 脉冲下降沿输出状态翻转4．二进制加法器自身（）。

A ．只能做二进制数加运算B ．只能做8421BCD 码加运算C ．A 和B 均可D. 只能做补码加法运算5．用方程式表示时序电路的逻辑功能，需（）。

A ．一个方程B ．二个方程C ．三个方程D. 四个方程6．五个D 触发器构成的扭环计数器，计数器的模是（）。

A ．10B ．25C ．5D .25 7．八路数据选择器如图2所示，该电路所实现的逻辑函数是（）。

A. B.C. D. 8．判断以下三组VHDL 语言描述中（）意义相同。

A. z ＜= not X and not Y ；和z ＜= not (X or Y)；B. z ＜= not (X or Y)；和z ＜= not X or not Y ；C. z ＜= not X and Y ；和z ＜= not (X and Y)；D. z ＜= not X and not Y ；和z ＜= not (X and Y)；9. 多路选择器构成的数据总线是（）。

A. 双向的B. 单向的C. A 和B 都对D.多路的10．断电之后，能够将存储内容保存下来的存储器是（）。

A ．只读存储器ROM ；B ．随机存取存储器RAM ；C ．动态存取存储器DRAM D. SDRAM二、简答题（每小题5分，共15分）1、化简（5分）2、分析如图3所示的逻辑电路图，写出输出逻辑函数表达式。

（5分）。

3、画出01011序列检测器的状态转移图，X 为序列输入，Z 为检测输出。

李昂“101”序列检测器

实验总结：有限状态机实验：“101”序列检测器一、实验目的1.对有限状态机（FSM）做初步了解。

2.熟悉用有限状态机实现“101”序列检测器的功能。

二、实验内容1.Gray编码的“101”序列检测器仿真实验。

2.获取仿真波形图。

3.分析所实现的功能。

三、实验内容与实验步骤“101”序列检测器就是在收到“101”序列后输出一个标示1，否则输出标示0.单过程描述：在单过程描述方式中，将状态机的现态、次态和输出逻辑（CS+NS+OL）放在一个always过程中进行描述。

“101”序列检测器的状态转移图四、实验代码module fsm4_seq101(clk,clr,x,z);input clk,clr,x; output reg z; reg[1:0] state;parameter S0=2'b00,S1=2'b01,S2=2'b11,S3=2'b10;/*状态编码，采用格雷（Gray）编码方式*/always @(posedge clk or posedge clr)Begin if(clr) state<=S0; //异步复位，s0为起始状态else case(state)S0:begin if(x) begin state<=S1; z=1'b0;endelse begin state<=S0; z=1'b0;endendS1:begin if(x) begin state<=S1; z=1'b0;endelse begin state<=S2; z=1'b0;endendS2:begin if(x) begin state<=S3; z=1'b0;endelse begin state<=S0; z=1'b0;endendS3:begin if(x) begin state<=S1; z=1'b1;endelse begin state<=S2; z=1'b1;endenddefault:begin state<=S0; z=1'b0;end /*default语句*/ endcaseendendmodule。

FPGA实验报告10--0101序列检测器

Lab 10 0101序列检测器仿真集成1101班1.实验目的熟悉用Modelsim进行波形仿真的方法。

掌握用Verilog HDL 语言描述0101序列检测器的方法。

熟悉用Verilog HDL 语言编写testbench。

2.实验内容a)理解并掌握状态机与testbench的描述方法。

b)使用Modelsim软件得到仿真波形。

c)使用DE0开发板下载。

3.代码分析状态机描述定义模块名与输入输出，clk为时钟信号，rst为控制信号，seq 为待检测信号；输出是det.同时定义了四个状态（独热码）s0,s1,s2,s3;和reg型变量state,next_state.module seqdet(clk,rst,seq,det);input clk;input rst;input seq;output det;parameter s0=4'h1;parameter s1=4'h2;parameter s2=4'h4;parameter s3=4'h8; // 独热码reg det;reg [3:0] state, next_state状态转移：当rst=1时，state初始化为s0状态；当rst=0时，state的状态随着驱动变化。

always@(posedge clk) beginif(rst)state <= s0;elsestate <= next_state;end状态驱动：随着待检测信号的变化，状态在s0,s1,s2,s3之间变化，最终影响输出。

a lways @(posedge clk) begincase(state)s0: next_state=((seq==1)?s0:s1);s1: next_state=((seq==1)?s2:s1);s2: next_state=((seq==1)?s0:s3);s3: next_state=((seq==1)?s0:s1);default: next_state=((seq==1)?s0:s1);endcaseend输出：当现态state=s3时，det=1，即检测到一个0101序列。

1011序列检测器

综合设计性实验报告题目：学生姓名：学号：班级：指导教师：学期：2010——2011第2学期目录一基本知识点 (1)二实验器件 (1)三设计思路 (1)四设计过程 (2)（一）三位二进制减法计数器（无效状态000,001）（二）5五引脚功能 (9)六逻辑电路图： (11)七实验结果波形图 (12)八设计心得体会 (12)一基本知识点1、掌握时序电路的设计方法和步骤2、掌握触发器的设计与应用3、掌握移位寄存器的原理与应用4 熟悉集成电路的引脚排列；5 掌握芯片的逻辑功能及使用方法；6 了解序列产生及检测器的组成及工作原理7 会在EWB软件上进行仿真；二实验器件1、移位寄存器74LS194 1片2、负边沿JK触发器74LS112 1片3四输入与非门74LS20 1片4、六输入非门74LS05 1片5 电源一个6 地线一个7 与门，或门，非门若干个8 时钟脉冲一个三设计思路1作原始状态表。

根据给定的电路设计条件构成原始状态表和状态转化图2状态表的简化。

原始状态表通常不是最小化状态表，它往往包括多余的状态，因此必须首先对它进行简化。

3状态分配。

即对简化后的状态给以编码。

这就要根据状态数确定触发器的数量并对每个状态指定一个二进制数构成的编码。

4根据给定的电路设计条件选择触发器根据5 作激励函数和输出函数。

根据选用的触发器激励表和电路的状态表，综合出电路中各触发器的激励函数和电路的输出函数。

⑸6画逻辑图，并检查自启动功能四设计过程（一）101101001信号发生器的设计设计一个信号序列发生器，在产生的信号序列中，含有“1011”信号码，要求用一片移位寄存器，生成信号序列“10110100”，其中含有1011码，其设计按以下步骤进行：、、1本实验所用仪器为移位寄存器74LS194，确定移存器的位数n。

因M=9，故n≥4，用74LS194 的四位。

2确定移存器的九个独立状态。

将序列码101101001按照每四位一组，划分为九个状态，其迁移关系如下所示：3作出状态转换表及状态转换图如下：4 画出状态转化图5 根据以上转化图，画出卡诺图6 利用以上卡诺图将化简，得到D0 =／Q3／Q0+／Q3Q2／Q17根据74LS194功能,将D0作为输入,在Q0端即得到所要的101101001 序列.（二）101101001序列信号检测器的设计用负边沿J-K触发器74LS112，设计一个“1011”序列检测器。

数字逻辑复习题

数字逻辑复习题《数字逻辑》复习资料⼀．选择题：1.下列数码均代表⼗进制数6，其中按余3码编码的是（）。

A）0110 B）1100 C）1001 D）01012.已知逻辑函数Y=AB+A?B+?A?B，则Y的最简与或表达式为（）。

A）A B）A+?A?B C）A+?B D）A+B3.对于J-K触发器，若J=K，则可完成（）触发器的逻辑功能。

A）R-S B）D C）T；D）J-K4.下列四个数中，最⼤的数是（）。

A）(AF)16 B）(001010000010)8421BCDC）(10100000)2 D）(198)105.逻辑变量的取值１和０可以表⽰（）。

A）开关的闭合、断开B）电位的⾼、低C）真与假D）电流的有、⽆6.在何种输⼊情况下，“或⾮”运算的结果是逻辑0。

（）A）全部输⼊是0 B）全部输⼊是1C）任⼀输⼊为0，其他输⼊为1 D）任⼀输⼊为17.对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输⼊T=（）。

A）0 B）1 C）Q D）不确定8.下列触发器中，克服了空翻现象的有（）。

A）边沿D触发器B）]主从RS触发器；C）同步RS触发器D）主从JK触发器；9.卡诺图上变量的取值顺序是采⽤（）的形式，以便能够⽤⼏何上的相邻关系表⽰逻辑上的相邻。

A）⼆进制码B）循环码C）ASCII码D）⼗进制码10.表⽰任意两位⽆符号⼗进制数需要（）⼆进制数。

A）6 B）7 C）8 D）911.余3码10001000对应的2421码为（）。

A）01010101 B）10000101 C）10111011 D）1110101112.补码1.1000的真值是（）。

A）+1.0111 B）-1.0111 C）-0.1001 D）-0. 100013.标准或-与式是由（）构成的逻辑表达式。

A）与项相或B）最⼩项相或C）最⼤项相与D）或项相与14.下列四种类型的逻辑门中，可以⽤（）实现三种基本运算。

A）与门B）或门C）⾮门D）与⾮门15.实现两个四位⼆进制数相乘的组合电路，应有（）个输出函数。

(完整版)数字逻辑习题答案毛法尧第二版

⑴2550-123
[2550-123]9补=[2550]9补+[-123]9补=02550+99876=02427
∴2550-123=2427
[2550-123]10补=[2550]10补+[-123]10补=02550+99877=02427
∴2550-123=2427
⑵537-846
[537-846]9补=[537]9补+[-846]9补=0537+9153=9690
Y= Y + XY=Y+XZ=(X+Y)(Y+Z)=(X+Y)(Y+Z)
Z= Z + XZ=Z+XY=(X+Z)(Y+Z) =(X+Y)(Y+Z)
故Y=Z。
⑵已知XY=XZ，那么，Y=Z。正确吗？为什么？
答：正确。
因为XY=XZ的对偶等式是X+Y=X+Z，又因为
Y= Y + XY=Y+XZ=(X+Y)(Y+Z)=(X+Y)(Y+Z)
⑴ =∑m(0,4,5,6,7)=∏M(1,2,3)（如下卡诺图1）
⑵ =∑m(4,5,6,7,12,13,14,15)
=∏M(0,1,2,3,8,9,10,11)（如下卡诺图2）
⑶ =∑m(0,1,2,3,4)
=∏M(5,6,7,8,9,10,11,12,13,14,15)（如下卡诺图3）
2.8用卡诺图化简下列函数,并写出最简“与-或”表达式和最简“或-与”表达式：
1两个输出zx若所有的位的数都相等最后输出zx时输出zx1zy0比较结果时输出zx0zy1比较结果因题意要求要求用尽可能少的状态数作出状态图和状态表并作尽可能的逻辑门和触发器来实现故采用moore型电路用两个表示zyy表示zx

数字电路课程设计-1011序列发生器和检测器实现

数字电路课程设计姓名学号选题1011序列发生器和检测器的设计实现题目：1011序列发生器和检测器的设计实现。

要求：1)设计一个1011序列发生器；2）设计一个1011序列检测器，改变序列检测器的输入可以通过人工拨动开关来选择。

思路:（1）设计1011的序列发生器，由课件lec27 FSM design & serial bits generator上知识可知实现这一序列可选用计数器和数据选择器构成序列信号发生器，计数器选用74x163，它是一个带有低电平负载和清零输入端的同步4位二进制计数器，逻辑符号如图；数据选择器选用74x151在八个一位输入中选择，其逻辑图如图所示：选用这两个器件再加上一些组合逻辑器件就可连成如图所示的电路图构成序列信号发生器：（2）设计一个1011序列检测器，同理由lec27 FSM design & serial bits generator 选用JK 触发器设计在选用一些组合逻辑器件即可完成如图所示的电路图（3）整体具体步骤：（１）确定状态数：S0状态，初始状态，当前还没有1输入；S1状态：最后一个输入为1(1…)；S2状态：最后二个输入为10(10…) ；S3状态：最后三个输入为101（101…）；S ４状态：最后四个输入为1011。

（３）由原始状态转换图可得其状态转换表为：由上图可知：状态S1＝S ４（４）状态编码：对S0，S1，S2，S3赋值为００,０１,１０,１１可得状态转换表为由上表可得Ｑ１＊，Ｑ２和Ｚ的卡洛图为Ｑ１＊故可得：Ｑ１＊＝ＸＱ２＊Ｘ故可得Ｑ２＊＝Q1Ｘ’+ＸQ2Q1’输出Ｚ故可得：Ｚ＝ＸＱ２Ｑ１（５）求驱动方程：J1=ＸK1=Ｘ’J2=Q1Ｘ’K2=ＸQ1’+Q1Ｘ’Z=ＸQ2Q1可得出思路中电路图：（６）检查电路的自启动：由上表可知状态００，０１,１０,１１全部为有效状态，即其没有无效状态，故电路肯定能自启动。

（７）仿真此电路的Verilog程序为：module liyafeng(clk,res,Z);input clk,res;output Z;reg[1:0] x;wire Z;reg num;always @(posedge clk) beginif(res==1) beginx<=2'b00; endelse x<=x+1;endalways @(posedge clk) begincase(x)2'b00:num<=1;2'b01:num<=0;2'b10:num<=1;2'b11:num<=1;endcaseendassign Z=num;endmodule它的时序图为：（8）心得体会：通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习数字设计的意义，也达到了其培养的目的。

序列检测器实验报告

序列检测器实验报告序列检测器是一种常见的信号处理技术，广泛应用于通信、雷达、生物医学和金融等领域。

本文将介绍序列检测器的原理、实验设计和实验结果，并对其应用进行讨论。

一、序列检测器的原理序列检测器是一种用于检测和识别输入信号序列的设备或算法。

它通过对输入信号进行观测和分析，判断信号是否符合特定的模式或规律。

常见的序列检测器包括有限状态机、卷积神经网络和隐马尔可夫模型等。

有限状态机是一种基本的序列检测器，它由一组状态和状态之间的转移规则组成。

在每个时刻，输入信号会触发状态之间的转移，最终达到一个终止状态。

通过定义状态和转移规则，可以实现对输入信号序列的检测和识别。

二、实验设计本实验旨在设计并实现一个简单的序列检测器，用于检测二进制信号序列中是否存在特定的模式。

实验使用MATLAB软件进行仿真，并基于有限状态机的原理进行设计。

1. 实验步骤（1）定义有限状态机的状态和转移规则；（2）生成一组随机的二进制信号序列作为输入；（3）根据状态和转移规则，对输入信号进行观测和分析；（4）判断输入信号是否符合特定的模式，并输出检测结果。

2. 实验参数为了简化实验设计，我们假设输入信号序列中的模式为"110"。

具体的状态和转移规则如下：（1）初始状态为S0；（2）当输入为"1"时，状态转移为S1；（3）当输入为"0"时，状态转移为S0；（4）当当前状态为S1且输入为"0"时，状态转移为S2；（5）当当前状态为S2且输入为"1"时，状态转移为S3；（6）当当前状态为S3且输入为"0"时，状态转移为S0。

三、实验结果经过实验设计和仿真，我们得到了以下实验结果：1. 输入信号序列：1011010110112. 检测结果：存在模式"110"通过对输入信号序列进行观测和分析，我们成功地检测到了模式"110"的存在。

数电课后习题..

习题数字电子技术基础习题第一章逻辑代数基础1.1、用布尔代数的基本公式和规则证明下列等式。

1.2 、求下列函数的反函数。

1.3 、写出下列函数的对偶式。

1.4 、证明函数F 为自对偶函数。

1.5 、用公式将下列函数化简为最简“与或”式。

1.6 、逻辑函数。

若A 、B 、C 、D 、的输入波形如图所示，画出逻辑函数F 的波形。

1.7 、逻辑函数F 1 、F 2 、F 3 的逻辑图如图2 — 35 所示，证明F 1 =F 2 =F 3 。

1.8 、给出“与非”门、“或非”门及“异或”门逻辑符号如图2 — 36 （a ）所示，若A 、B 的波形如图2 — 36 （ b ），画出F 1 、 F 2 、 F 3 波形图。

1.9 、用卡诺图将下列函数化为最简“与或”式。

1.10 、将下列具有无关最小项的函数化为最简“与或”式；1.11 、用卡诺图将下列函数化为最简“与或”式；1.12 用卡诺图化简下列带有约束条件的逻辑函数1.13 、用最少的“与非”门画出下列多输出逻辑函数的逻辑图。

第二章门电路2.1 由 TTL 门组成的电路如图 T2.1 所示，已知它们的输入短路电流为 I is ＝ 1.6μ A ，高电平输入漏电流 I iH ＝ 40 μ A 。

试问：当 A=B=1 时， G 1的电流（拉，灌）为； A=0 时， G 1 的电流（拉，灌）为。

图 T2.2 中示出了某门电路的特性曲线，试据此确定它的下列参数：输出高电平U OH =；输出低电平 U OL =；输入短路电流 I is=；高电平输入漏电流 I iH=；阈值电平 U T=；开门电平 U ON =；关门电平 U OFF = ；低电平噪声容限 U NL = ；高电平噪声容限 U NH =；最大灌电流 I OLMax=；扇出系数 N= 。

2.3 TTL 门电路输入端悬空时，应视为；（高电平，低电平，不定）此时如用万用表测量其电压，读数约为（3.5V ， 0V ， 1.4V ）。

实验抽考题目（1）（1）

实验抽考题目（1）（1）FPGA设计实验抽测题目要求：以下题目除特别说明外，均必须给出其源程序（关键语句必须解释语句含义）、功能仿真图（解释波形含义）、RTL图（主要图形说明其功能）或状态机图，通过硬件测试（即下载至开发板验证），。

其中，4~9题参考第六章教材完成。

现场操作50分，实验报告50分，总分共100分。

1、设计一个多位数据比较器（测试时以3位为例）实验二有2、设计一个投票表决器（测试时以5人为例）module voter5(pass,vote);output pass;input[4:0] vote;reg[2:0] sum;integer i;reg pass;always @(vote)beginsum=0;for(i=0;i<=6;i=i+1) //for语句if(vote[i]) sum=sum+1;if(sum>=3b011) pass=1; //若超过3人赞成，则pass=1，注意输入一撇else pass=0;endendmodule3、将开发板上的50MHZ时钟分频为秒脉冲时钟信号实验有略4、设计一个分频器，要求：占空比为50%的任意奇数次5分频电路。

课本p102例4.3一模一样5、设计一个2.5次分频器。

占空比为25%6、在开发板上完成LPM嵌入式PLL的设计。

要求设计一个分频系数为4/5、延时为0，占空比为25%的分频器。

（提示：在ALTPLL 参数设置界面的output标签页上，选择“use this clock”,接着选择“Enter output clock parameters”，其中分子clock multiplication factor 设为4，分母clock division factor设为5, 占空比clock duty cycle(%)）7、在开发板上完成LPM嵌入式PLL的设计。

要求设计一个倍频系数为2、延时为0，点空比为25%的倍频器。

数字逻辑第二版毛法尧课后题答案章

习题一1.1 把下列不同进制数写成按权展开式:⑴(4517.239)10= 4×103+5×102+1×101+7×100+2×10-1+3×10-2+9×10-3⑵(10110.0101)2=1×24+0×23+1×22+1×21+0×20+0×2-1+1×2-2+0×2-3+1×2-4⑶(325.744)8=3×82+2×81+5×80+7×8-1+4×8-2+4×8-3⑷(785.4AF)16=7×162+8×161+5×160+4×16-1+A×16-2+F×16-31.2 完成下列二进制表达式的运算:1.3 将下列二进制数转换成十进制数、八进制数和十六进制数：⑴(1110101)2=(165)8=(75)16=7×16+5=(117)10⑵(0.110101)2=(0.65)8=(0.D4)16=13×16-1+4×16-2=(0.828125)10⑶(10111.01)2=(27.2)8=(17.4)16=1×16+7+4×16-1=(23.25)101.4 将下列十进制数转换成二进制数、八进制数和十六进制数,精确到小数点后5位：⑴(29)10=(1D)16=(11101)2=(35)8⑵(0.207)10=(0.34FDF)16=(0.001101)2=(0.15176)8⑶(33.333)10=(21.553F7)16=(100001.010101)2=(41.25237)81.5 如何判断一个二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除?解: 一个二进制正整数被(2)10除时,小数点向左移动一位, 被(4)10除时,小数点向左移动两位,能被整除时,应无余数,故当b1=0和b0=0时, 二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除.1.6 写出下列各数的原码、反码和补码：⑴0.1011[0.1011]原=0.1011; [0.1011]反=0.1011; [0.1011]补=0.1011⑵0.0000[0.000]原=0.0000; [0.0000]反=0.0000; [0.0000]补=0.0000⑶-10110[-10110]原=110110; [-10110]反=101001; [-10110]补=1010101.7 已知[N]补=1.0110,求[N]原,[N]反和N.解:由[N]补=1.0110得: [N]反=[N]补-1=1.0101, [N]原=1.1010,N=-0.10101.8 用原码、反码和补码完成如下运算：⑴原=；∴。

序列检测器的设计实验报告

序列检测器的设计实验报告一、实验目的本次实验的目的是设计一个能够检测特定序列的数字逻辑电路，即序列检测器。

通过设计和实现这个电路，深入理解数字电路的基本原理和设计方法，掌握状态机的概念和应用，提高逻辑分析和电路设计的能力。

二、实验原理序列检测器是一种能够在输入数据流中检测特定序列的电路。

它通常由状态机实现，状态机根据输入的变化在不同的状态之间转移，并在特定的状态下输出检测结果。

以检测序列“1011”为例，我们可以定义以下几个状态：状态 S0：初始状态，等待输入。

状态 S1：接收到“1”，等待下一个输入。

状态 S2：接收到“10”，等待下一个输入。

状态 S3：接收到“101”，等待下一个输入。

状态 S4：接收到“1011”，输出检测成功信号。

根据状态转移和输出的规则，可以画出状态转移图，并根据状态转移图设计相应的逻辑电路。

三、实验设备与器材1、数字电路实验箱2、逻辑门芯片（如与门、或门、非门等）3、示波器4、电源四、实验步骤1、分析设计要求，确定状态转移和输出规则，画出状态转移图。

2、根据状态转移图，列出状态转换表，确定每个状态下的输入和输出。

3、使用卡诺图或其他逻辑化简方法，对状态转换表进行化简，得到最简的逻辑表达式。

4、根据逻辑表达式，选择合适的逻辑门芯片，在实验箱上搭建电路。

5、连接电源和示波器，对电路进行测试。

输入不同的序列，观察输出是否符合预期。

五、实验电路设计以下是检测序列“1011”的逻辑电路设计：状态变量定义：设当前状态为 Q1Q0，其中 Q1 为高位，Q0 为低位。

状态转移方程：Q1(n+1) ＝ Q1Q0 ＋ XQ1' （其中 X 为输入）Q0(n+1) ＝ XQ0' ＋ Q1Q0输出方程：Y ＝ Q1Q0X根据上述方程，使用与门、或门和非门搭建电路。

六、实验结果与分析在实验中，输入了不同的序列，包括“1011”以及其他随机序列。

通过示波器观察输出，当输入序列为“1011”时，输出为高电平，表示检测成功；当输入其他序列时，输出为低电平，表示未检测到目标序列。

(完整版)数字逻辑习题答案毛法尧第二版

习题二
2.1分别指出变量（A,B,C,D）在何种取值组合时，下列函数值为1。
如下真值表中共有6种
如下真值表中共有8种
如下真值表中除0011、1011、1111外共有13种：
2.2用逻辑代数公理、定理和规则证明下列表达式：
⑴
证明:左边= =右边
∴原等式成立.
⑵
证明:左边= =右边
∴原等式成立.
⑶
证明:左边=
解：根据题目要求的功能，可列出真值表如下：
用卡诺图化简：z1= +
z2= +
∴转化为“与非与非”式为：
逻辑电路为：
3.8设计一个检测电路,检测四位二进制码中1的个数是否为奇数,若为偶数个1,则输出为1,否则为0。
解：用A、B、C、D代表输入的四个二进制码，F为输出变量，依题意可得真值表：
卡诺图不能化简：
=
⑶ = =
=
⑷ = =
=
3.2将下列函数简化,并用“与或非”门画出逻辑电路。
⑴ =
⑵ ∑m(1,2,6,7,8,9,10,13,14,15)=
3.3分析下图3.48所示逻辑电路图,并求出简化逻辑电路。
解：如上图所示，在各个门的输出端标上输出函数符号。则
=A（B⊙C）+C（A⊙B）
真值表和简化逻辑电路图如下，逻辑功能为：依照输入变量ABC的顺序，若A或C为1，其余两个信号相同，则电路输出为1，否则输出为0。
∴537-846=-309
[537-846]10补=[537]10补+[-846]10补=0537+9154=9691
∴537-846=-309
1.10将下列8421BCD码转换成二进制数和十进制数:
⑴(0110,1000,0011)8421BCD=(1010101011)2=(683)10

数电课程设计(十三进制同步减法计数器和串行序列信号检测器)概述

1 十三进制同步减法计数（无效状态为0001、0010、0011）的设计1.1 课程设计的目的：1、了解同步计数器的工作原理和逻辑功能。

2、掌握计数器电路的分析、设计方法及应用。

3、熟悉设计过程和边沿JK 触发器原理。

1.2 设计总框图：CP输入减法计数器脉冲输出进位信号1.3 设计过程：1.3.1、状态图：/0 /0 /0 /0 /0 /0 1111 1110 1101 1100 1011 1010 1001/00000 0100 0101 0110 0111 1000/1 /0 /0 /0 /0 /01.3.2、选择触发器、求时钟方程、输出方程和状态方程（1）选择触发器由于JK 触发器功能齐全、使用灵活，故选用4个下降沿出发的边沿JK 触发器。

（2）求时钟方程 CP 0=CP 1=CP 2=CP 3=CP (3)求输出方程输出方程的卡诺图为：十三进制同步减法计数器8421 BCD 码00 01 11 1000011110输出方程: Y =Q n3Q n2（4）状态方程：次态卡诺图：00 01 11 1000011110所以：Q3n+1 的卡诺图为：00 01 11 10000111101 ×××0 0 0 00 0 0 00 0 0 01111 ××××××××××××0000 0001 0110 01011011 1100 1110 11010111 1000 1010 10011 ×××0 0 0 01 1 1 10 1 1 1Q 2n+1的卡诺图为：00 01 11 1000 01 11 10Q 1n+1的卡诺图为：00 01 11 1000 01 11 10Q 0n+1 的卡诺图为：00 01 11 1000 01 11 10状态方程：Q 3n+1= Q n 3Q n 2 + Q n 3Q n 0 + Q n 3Q n 1+ Q ——n 3Q _——n 2=Q ——n 3Q _——n 2 + (Q n 0+Q n 1+Q n 2)Q n 3 Q 2n+1=Q ——n 2Q ——n 1Q ——n 0+ (Q n 0+Q n 1)Q n 3Q 1n+1=Q ——n1Q ——n 0Q n 3 + Qn1Q n 0 +Q ——n1Q ——n3Q _——n 2Q 0n+1 =Q ——n 0（Q n 3+Q n 1+Q ——n 2）1 × × × 0 1 1 1 0 1 1 1 11 × × × 0 0 1 0 1 0 1 0 111 × × × 0 0 0 1 1 0 0 1 11驱动方程为：J3=Q_——n2 K3=Q_——2Q——0Q——1J2=Q——n1Q——n0 K2=Q——n1Q——n0J1==Q——n0Q n2 Q n2Q——n3Q——n0Q n3 K1=Q——n0J0=Q n1Q n2Q n3K0=1(6) 检验能否自启动（无效状态0001，0010，0011）0011 0010 10010001 1010所以能自启动1.4逻辑接线图：1.5 电路接线图1.6实验仪器74LS112芯片2块，74LS08芯片1块74LS00芯片2块开关导线若干1.7实验结论（分析实验中出现的故障及产生的原因）实验正常，个芯片运行正常。

数字电路逻辑设计实验讲义

数字电路逻辑设计实验讲义喻嵘王艳庆丁杰张莉叶小丽陈燕彬编内容提要本实验讲义根据最新制定的实验教学大纲，由南昌大学信息工程学院电子信息工程系几位多年从事数字电路逻辑设计课程教学的老师合编而成。

可用于电子信息工程专业、通信工程专业《数字电路逻辑设计》实验课程的实验指导教材。

实验教学内容包括三大部分：基础性实验、比较复杂并要求学生独立思考的设计性实验、自选设计课题的综合设计性实验。

内容涵盖了数字电路的大部分基础知识，包括常用的组合逻辑电路、时序逻辑电路和脉冲电路的验证和设计，以及这些基础数字电路的在实际系统中的综合应用。

目录实验一用SSI设计组合电路和冒险现象观察 (1)实验二 MSI组合功能件的应用 (4)实验三集成触发器的应用—第一信号鉴别电路的设计. 9实验四用集成移位寄存器实现序列检测器 (11)实验五 MSI 时序功能件的应用 (13)实验六序列信号发生器 (18)实验七 555定时器及分频电路 (22)实验八 D/A转换器 (25)附录：实验芯片引脚排列图 (30)实验一用SSI 设计组合电路和冒险现象观察一、实验目的1．掌握用SSI 设计组合电路及其检测方法; 2．观察组合电路的冒险现象。

二、实验原理使用小规模集成电路 (SSI)进行组合电路设计的一般过程: 1．根据任务要求列出真值表;2．通过化简得出最简逻辑函数表达式; 3．选择标准器件实现此逻辑函数。

逻辑化简是为了使电路结构简单和使用器件较少，要求逻辑表达式尽可能简化。

但由于实际使用时要考虑电路的工作速度和稳定可靠等因素，在较复杂的电路中，还要求逻辑清晰易懂，所以是在保证速度、稳定可靠与逻辑清楚的前提下，尽量使用最少的器件，以降低成本。

组合逻辑设计过程通常是在理想情况下进行的，即假定一切器件均没有延迟效应。

但是实际上并非如此，信号通过任何导线或器件都需要一个响应时间。

例如，一般中速TTL 与非门的延迟时间为10一20ns 。

而且由于制造工艺上的原因，各器件的延迟时间离散性很大，往往按照理想情况设计的逻辑电路，在实际工作中有可能产生错误输出。

1011序列检测器

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