基本触发器

一、触发器概述
1.基本性质：
它有两个稳定的工作状态，一个是“0”态，即输出Q＝0，＝1；另一个是“1”态，即输出Q＝1，＝0。

当无外界信号作用时，触发器状态维持不变。

在一定的外界信号作用时，触发器可以从一个稳态翻转到另一个稳态，当外界信号消失后，能保持更新后的状态。

总之，触发器是一种能记忆一位二进制数的存储单元。

由它可以构造计数器、寄存器、移位寄存器等时序逻辑电路。

按结构形式可以分为没有钟控的基本触发器和有钟控的时钟触发器。

按逻辑功能还可以分为RS触发器、D触发器、JK触发器和T触发器。

2.基本RS触发器
由两个与非门交叉耦合构成。

逻辑图如图4－1(a）所示，惯用符号如图4－1(b）所示。

工作原理：
＝＝1时，不管初态如何，触发器状态将保持不变。

＝0,＝1时，不管初态如何，门2的输出＝1，使门1的输出Q＝0，即此时触发器维持
“0”态，称为直接置“0”端。

＝1,＝0时，不管初态如何，门1的输出Q＝1，使门2的输出＝0，即此时触发器维持
“1”态，称为直接置“1”端。

＝＝0时，不管初态如何，两与非门的输出均为“1”，此时的状态称非法状态。

之后，
如、变为“1”时，由于翻转速度的差异，触发器的最终状态是无法确定的。

正常工作时不允许出现这种情况。

3.触发器逻辑功能的描述方法
通常有功能真值表、特性方程、激励表、状态图及时序图等方法。

功能真值表：以表格的形式反映触发器从初态（接收输入信号前的状态，用表示)向次态
(接收输入信号后的状态，用表示)转移的规律，也称状态转移真值表。

特性方程：以表达式的形式反映触发器在输入信号作用下，次态与输入信号初态之间的逻辑关系，它可由真值表推得。

激励表：又称驱动表，用表格的形式反映触发器从一个状态转到另一个状态，所需的输入条件。

可由真值表转换得到，也是真值表的逆关系。

状态图：又称状态转移图。

它是一种以图形的方式描述触发器状态转移与输入信号之间的关系。

它用圆圈表示时序电路的各种状态，用带箭头的直线表示状态转移方向，直线上方表示状态转移的条件。

对于触发器来说，只需用两个圈表示“0、1”两个状态，而对其它时序电路需要多个圈表示多个状态。

时序图：由时序图可以直观地分析出触发器的特性和工作状态。

二、时钟触发器的逻辑功能
具有时钟脉冲CP输入控制端的触发器称为时钟触发器。

它的状态变化不仅取决于输入信号的变化，还取决于时钟脉冲CP的作用。

这样，数字系统中的多个钟控触发器可以在统一的信号控制下协调地工作。

按功能划分有RS触发器、D触发器、JK触发器、T触发器。

1.RS触发器
电路组成如图4－2所示。

两个输出端Q、，两个输入端R、S，一个时钟控制端CP。

工作原理：
CP=0：无论R、S取何值，维持原状态。

CP=1：R＝1，S＝0时，＝0；
R＝0，S＝1时，＝1；
R＝S＝0时，＝；
R＝S＝1时，不确定。

功能真值表：如表4－1所示。

激励表：如表4－2所示。

根据上述分析，可以列出其特性方程：
状态图：如图4－3所示。

RS触发器的缺点是输入存在约束条件。

2.D触发器
电路组成如图4－4所示。

只有一个输入端D，一个时钟控制端CP。

工作原理:
当CP＝0时，无论D为何值，维持原状态。

当CP＝1时，若D＝0，则＝0；若D＝1，则＝1。

功能真值表如表4-3所示。

激励表如表4-4所示。

特性方程：
＝D（CP=1）
状态图如图4-5所示。

D触发器的优点是输入端不存在约束。

3.JK触发器
电路组成如图4－6所示。

输入门在RS触发器的基础上添加两根反馈线，克服了约束。

工作原理：
当CP＝0时，不论JK为何值，维持原状态。

当CP＝1时，J＝1,K＝0，不论初态如何，＝1；
J＝0,K＝1，不论初态如何，＝0；
J＝K＝1时，＝0，则＝1；＝1，则＝0。

功能真值表如表4-5。

激励表如表4-6。

状态图如图4-7。

4.T触发器
电路组成如图4－8所示。

将JK触发器的J、K端连在一起，作为一个输入端T,即是T触发器。

工作原理：
当CP＝0时，不论JK为何值，维持原状态不变。

当CP=1时，T=0，维持原状态不变；T=1，=0，=1；=1，=0。

功能真值表：如表4－7。

激励表：如表4－8。

状态图：如图4－9。

这里介绍的四种触发器都是电位触发方式，即只有在CP＝1时，触发器才能接收信号。

下面介绍这些触发器其它触发方式的结构形式，即维持阻塞触发器、边沿触发器和主从触发器三种触发器。

三、钟控触发器的触发方式
按触发器组成结构可将时钟触发器分为四种：电位、维阻、边沿、主从四种。

其中电位式触发器结构最简单，前述的四种不同功能的触发器RS、D、JK、T，是按电位式触发器来描述的。

这里介绍其它结构形式的RS或D或JK或T触发器。

1.电位式触发器的缺陷
电位式触发器在CP为高电平期间，能接收控制输入信号。

在高电平时，如果输入信号发生多次变化，触发器也会发生相应的多次翻转，这种在一个脉冲期间触发器的状态发生多于一次变化的现象，称为触发器的空翻。

空翻意味着失控，即触发器的输出不能严格按时钟节拍工作，没有实用性。

2.主从触发器
主从触发器具有主从结构，并以双节拍方式工作，避免了空翻。

这里以主从JK触发器为例进行重点讲述。

电路结构见图4－10所示，它由电位式JK触发器和一个电位式RS触发器组成。

下面的触
发器是主触发器，它的输出Q主、主为内部输出端；上面的触发器为从触发器，它的输出Q、
为总的触发器输出。

主触发器的输出Q主、主相当于从触发器的输入S、R。

在一个CP周期内它的工作过程分两个阶段：
CP＝1期间为第一阶段，此时主触发器根据输入信号J、K改变输出Q主、主的状态，且仅改变一次，称为一次翻转现象，从触发器被封锁，状态不变。

CP由10时刻为第二阶段，此时主触发器被封锁，从触发器接收，并输出Q主、主的状态。

见其时序图（图4－11）所示。

主从触发器的问题是抗干扰能力不强，如在高电平期间来了一个干扰信号，可能会被主触发器接收，导致触发器的错误翻转。

3.边沿触发器
它是在CP脉冲的跳变沿到来时刻才接收输入信号，并改变触发器的状态。

这种触发器称边沿触发器。

在其它时刻不接收信号。

边沿触发器根据触发方式分为下降沿触发和上升沿触发两种。

先介绍下降沿触发的JK触发器。

在CP下降沿时刻，根据当前的J、K值，并将它们代入JK触发器的特性方程，得到触发器的次态，它是利用电路内部的时延来实现的。

下图4－12，给出了下降沿触发的JK触发器的时序图。

4.维持－阻塞触发器
这里介绍上升沿触发的维持－阻塞D触发器。

在CP上升沿时刻，触发器根据当前的输入D，反映到触发器输出端，从而改变触发器的状态，它是利用电路内部的维持阻塞线来实现状态改变的。

下图4－13，给出了上升沿触发的维持－阻塞D触发器的时序图。

四、常用触发器的逻辑符号
上升沿触发的D触发器和下降沿触发的JK触发器是实际工程中使用得最普遍的集成触发器。

它们的新标准符号如图4－14、4－15所示。

符号图中的输入端、称为直接置“0”端、直接置“1”端，输入端上的圈表示低电平有效。

当＝0，＝1时，触发器直接置“０”；
当＝1，＝0时，触发器直接置“１”；
当＝1，＝1时，触发器次态由输入端D决定；
当＝0，＝0时，触发器状态不确定，所以不允许出现。

符号图中CP端只有“”，表示触发器采用上升沿触发；CP端既有“”，又有“0”，表示触发器采用下降沿触发。

CP端既没有“”，又没有“O”，表示采用高电平触发。