(完整word版)四位二进制减法计数器
(完整word版)四位二进制减法器
成绩评定表课程设计任务书目录一、课程设计目的 ........................................................................ - 1 -二、设计框图................................................................................. - 1 -三、实现过程................................................................................. - 2 -1. QUARTUSⅡ实现过程 ............................................................ - 2 -1.1建立工程。
(2)1.2VHDL源程序 (6)1.3波形仿真 (7)1.4引脚锁定与下载 (11)1.5仿真结果分析 (13)2. MULTISM实现过程.............................................................. - 13 -2.1求驱动方程 (13)2.2画逻辑电路图 (17)2.3逻辑分析仪的仿真 (18)2.4结果分析 (18)四、总结....................................................................................... - 19 -五、参考书目............................................................................... - 20 -一、课程设计目的1：了解同步加法计数器工作原理和逻辑功能。
2：掌握计数器电路的分析、设计方法及应用。
数电课设四位二进制减法计数（缺1001101011011110）
成绩评定表课程设计任务书摘要集成芯片的出现以其超高度集成化，开始翻天覆地改变我们的生活。
而传统的电路设计方法却越来越无法适应这极其复杂的电路设计要求。
因此，出现了EDA技术，解决了此问题。
而作为EDA的设计入口语言，VHDL是使用最普遍的一种硬件描述语。
本文就是利用在Quartus环境中用VHDL语言实现四位二进制数减计数（缺1010 1011 1100 1101 1110）。
此外，本文还利用Multisim作为另一种方法实现四位二进制数减计数（缺10101011 1100 1101 1110）及仿真。
关键词：集成；EDA；VHDL目录1课程设计目的 (2)2课设题目实现框图 (3)3实现过程 (4)3．1VHDL实现过程 (4)3.1.1建立工程 (4)3.1.2VHDL源程序 (6)3.1.3编译及仿真过程 (8)3.1.4引脚锁定及下载 (9)3.1.5仿真结果分析 (10)3.2电路设计 (11)3.2.1设计原理 (11)3.2.2基于Multisim的设计电路图 (13)3.2.3逻辑分析仪显示的波形及仿真结果分析 (14)4设计体会 (15)5参考文献 (16)1课程设计目的1、熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法，包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计方法的优缺点。
2、在QuartusⅡ环境中用VHDL语言实现（各人题目），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。
在Multisim环境中仿真实现四位二进制数减计数（缺1010 1011 1100 1101 1110），并通过虚拟仪器验证其正确性。
2课设题目实现框图图2.1所示是按照四位二进制减法计数规律画出的状态图。
0101010000110010000100000/0/0/0/0/−−−−←−−−−←−−−−←−−−−←−−−−←↓1/↑0/0110011110001011110011110/0/0/0/0/−−−→−−−−→−−−−→−−−−→−−−−→− /C排列：Q 3n Q 2n Q 1n Q 0n 图2.1四位二进制减法计数规律画出的状态图其中，按照题目要求，在状态过程中不出现1001、1010、1101、1110。
(完整版)电子技术复习题及参考答案
中南大学网络教育课程考试复习题及参考答案电子技术一、填空题：1。
在本征半导体中掺入微量三价元素形成型半导体，掺入微量五价元素形成型半导体。
2。
晶体管工作在截止区时，发射结向偏置，集电结向偏置。
3.硅稳压管的工作为 _ 区。
4。
为了避免50Hz电网电压的干扰进入放大器，应选用滤波电路。
5。
已知输入信号的频率为10kHz~12kHz，为了防止干扰信号的混入，应选用滤波电路。
6.为了获得输入电压中的低频信号，应选用滤波电路.7.为了稳定静态工作点，应引入负反馈.8.为了稳定放大倍数,应引入负反馈。
9.为了使放大电路的输出电阻增大应引入负反馈;深度负反馈的条件是。
10。
为了减小放大电路的输入电阻，应引入负反馈。
11.为了减小放大电路的输出电阻，应引入负反馈。
12.当集成运放组成运算电路时中，运放一般工作在状态。
13.在运放组成的电压比较器中，运放一般工作在或状态.14.在图1所示电路中，调整管为，采样电路由组成，基准电压电路由组成，比较放大电路由组成.图115。
在整流电路的输入电压相等的情况下，半波与桥式两种整流电路中，输出电压平均值最低的是整流电路.16。
直流电源由、、和四部分组成。
17。
串联型稳压电路由、、和四部分组成。
18.欲将方波电压转换成三角波电压，应选用运算电路。
19。
NPN型共集电极放大电路中的输出电压顶部被削平时，电路产生的是失真;乙类功放电路的主要缺点是输出有失真。
20. 比例运算电路的比例系数大于1，而比例运算电路的比例系数小于零。
21.正弦波自激振荡的幅值平衡条件为，相位平衡条件为。
22。
存储器按功能不同可分为存储器和存储器；23.RAM按存储单元结构特点又可分为和。
24.半导体存储器的结构主要包含三个部分，分别是、、。
25。
某存储器容量为8K×8位，则它的地址代码应取位。
26。
将Intel2114（1K*4位）RAM扩展成为8K*4位的存储器，需要Intel2114芯片数是 ,需要增加的地址线是条。
(完整word版)《计算机控制系统》课后题答案-刘建昌等科学出版社
第一章计算机控制系统概述习题与思考题1.1什么是计算机控制系统？计算机控制系统较模拟系统有何优点？举例说明。
解答：由计算机参与并作为核心环节的自动控制系统，被称为计算机控制系统。
与模拟系统相比，计算机控制系统具有设计和控制灵活，能实现集中监视和操作，能实现综合控制，可靠性高，抗干扰能力强等优点。
例如，典型的电阻炉炉温计算机控制系统，如下图所示：炉温计算机控制系统工作过程如下：电阻炉温度这一物理量经过热电偶检测后，变成电信号（毫伏级），再经变送器变成标准信号（1-5V或4-20mA）从现场进入控制室；经A/D 转换器采样后变成数字信号进入计算机，与计算机内部的温度给定比较，得到偏差信号，该信号经过计算机内部的应用软件，即控制算法运算后得到一个控制信号的数字量，再经由D/A转换器将该数字量控制信号转换成模拟量；控制信号模拟量作用于执行机构触发器，进而控制双向晶闸管对交流电压（220V）进行PWM调制，达到控制加热电阻两端电压的目的；电阻两端电压的高低决定了电阻加热能力的大小，从而调节炉温变化，最终达到计算机内部的给定温度。
由于计算机控制系统中，数字控制器的控制算法是通过编程的方法来实现的，所以很容易实现多种控制算法，修改控制算法的参数也比较方便。
还可以通过软件的标准化和模块化，这些控制软件可以反复、多次调用。
又由于计算机具有分时操作功能，可以监视几个或成十上百个的控制量，把生产过程的各个被控对象都管理起来，组成一个统一的控制系统，便于集中监视、集中操作管理。
计算机控制不仅能实现常规的控制规律，而且由于计算机的记忆、逻辑功能和判断功能，可以综合生产的各方面情况，在环境与参数变化时，能及时进行判断、选择最合适的方案进行控制，必要时可以通过人机对话等方式进行人工干预，这些都是传统模拟控制无法胜任的。
在计算机控制系统中，可以利用程序实现故障的自诊断、自修复功能，使计算机控制系统具有很强的可维护性。
另一方面，计算机控制系统的控制算法是通过软件的方式来实现的，程序代码存储于计算机中，一般情况下不会因外部干扰而改变，因此计算机控制系统的抗干扰能力较强。
(完整word版)数电试题及答案
通信 071~5 班 20 08 ~20 09 学年 第 二 学期 《数字电子技术基础》 课试卷 试卷类型： A 卷题号 一 二 三 四 五 六 七 八 九总成绩得分一、 单项选择题（每小题2分，共24分）1、8421BCD 码01101001.01110001转换为十进制数是：（ ）A ：78.16B ：24.25C ：69.71D ：54.562、最简与或式的标准是：（ ）A ：表达式中乘积项最多，且每个乘积项的变量个数最多B ：表达式中乘积项最少，且每个乘积项的变量个数最多C ：表达式中乘积项最少，且每个乘积项的变量个数最少D ：表达式中乘积项最多，且每个乘积项的变量个数最多3、用逻辑函数卡诺图化简中，四个相邻项可合并为一项,它能：（ ） A ：消去1个表现形式不同的变量，保留相同变量 B ：消去2个表现形式不同的变量，保留相同变量C ：消去3个表现形式不同的变量，保留相同变量 表1D ：消去4个表现形式不同的变量，保留相同变量4、已知真值表如表1所示，则其逻辑表达式为：（ ） A ：A ⊕B ⊕CB ：AB + BCC ：AB + BCD ：ABC （A+B+C ）5、函数F(A ，B ，C)=AB+BC+AC 的最小项表达式为：（ ） A ：F(A,B,C)=∑m （0，2，4） B ：F(A,B,C)=∑m （3，5，6，7）C ：F(A,B,C)=∑m （0，2，3，4）D ：F(A,B,C)=∑m （2，4，6，7）6、欲将一个移位寄存器中的二进制数乘以（32）10需要（ ）个移位脉冲。
A ：32B ： 10C ：5D ： 67、已知74LS138译码器的输入三个使能端（E 1=1，E 2A =E 2B =0）时，地址码A 2A 1A 0=011，则输出Y 7 ～Y 0是：（ ）A ：11111101B ：10111111C ：11110111D ：111111118、要实现n1n Q Q =+，JK 触发器的J 、K 取值应是：（ ） A ：J=0，K=0 B ：J=0，K=1 C ：J=1，K=0 D ：J=1，K=1A B C F 0 0 0 0 0 0 1 10 1 0 10 1 1 01 0 0 11 0 1 0 1 1 0 01 1 1 19、能够实现线与功能的是：（ ） A ： TTL 与非门 B ：集电极开路门 C ：三态逻辑门 D ： CMOS 逻辑门10、个四位串行数据，输入四位移位寄存器，时钟脉冲频率为1kHz ，经过（ ）可转换为4位并行数据输出。
4位同步二进制加法计数器计数最大值
4位同步二进制加法计数器是一种常见的数字电路，用于实现二进制计数。
它可以将二进制数字表示为电信号，并且在每次输入脉冲时进行递增。
下面将详细介绍4位同步二进制加法计数器及其计数的最大值。
一、4位同步二进制加法计数器的原理1. 4位同步二进制加法计数器由4个触发器组成，每个触发器对应一个二进制位。
当输入一个脉冲时，每个触发器根据前一位的状态以及输入脉冲的信号进行状态转换。
这样就实现了二进制数的递增。
2. 触发器之间通过门电路连接，用于控制触发器状态的变化。
这些门电路可以根据具体的设计选择不同的逻辑门，常见的有AND门、OR 门、NOT门等。
3. 4位同步二进制加法计数器是同步计数器，即所有触发器同时接收输入脉冲，确保计数的同步性。
二、4位同步二进制加法计数器的计数最大值1. 4位二进制数的表示范围是0~15，因此4位同步二进制加法计数器的计数最大值为15。
2. 在计数到15后，再输入一个脉冲，计数器将重新从0开始计数，即实现了循环计数。
三、4位同步二进制加法计数器的应用1. 4位同步二进制加法计数器常用于数字电子钟、信号发生器等数字电路中，用于实现计数和定时功能。
2. 它还可以作为其他数字电路的组成部分，用于构建更复杂的逻辑功能。
3. 在数字系统中，计数器是十分重要的组件，它能够实现数字信号的计数和控制，广泛应用于各种数字系统中。
4位同步二进制加法计数器是一种重要的数字电路，通过它可以实现对二进制数的递增计数。
其计数的最大值为15，应用领域广泛。
希望本文内容能够对读者有所启发。
四、4位同步二进制加法计数器的工作原理4位同步二进制加法计数器是一种晶体管数字集成电路，它利用触发器和逻辑门等基本元件构成，能够实现二进制数字的加法计数。
在4位同步二进制加法计数器中，每个触发器代表一个二进制位，通过输入脉冲的控制，能够实现对二进制数的递增计数。
具体来说，当输入一个脉冲信号时，4位同步二进制加法计数器会根据触发器之间的连线和逻辑门的作用，根据之前的状态和输入脉冲的信号进行状态转换，从而实现二进制数的递增。
四位单片机 二进制减法和十进制减法
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201 年 月 日 201 年 月 日 201 年 月 日
对全部高中资料试卷电气设备，在安装过程中以及安装结束后进行高中资料试卷调整试验；通电检查所有设备高中资料电试力卷保相护互装作置用调与试相技互术通关，1系电过，力管根保线据护敷生高设产中技工资术艺料0不高试仅中卷可资配以料置解试技决卷术吊要是顶求指层，机配对组置电在不气进规设行范备继高进电中行保资空护料载高试与中卷带资问负料题荷试2下卷2，高总而中体且资配可料置保试时障卷，各调需类控要管试在路验最习；大题对限到设度位备内。进来在行确管调保路整机敷使组设其高过在中程正资1常料中工试，况卷要下安加与全强过，看度并22工且22作尽22下可22都能22可地护以缩1关正小于常故管工障路作高高；中中对资资于料料继试试电卷卷保破连护坏接进范管行围口整，处核或理对者高定对中值某资，些料审异试核常卷与高弯校中扁对资度图料固纸试定，卷盒编工位写况置复进.杂行保设自护备动层与处防装理腐置，跨高尤接中其地资要线料避弯试免曲卷错半调误径试高标方中高案资等，料，编试要5写、卷求重电保技要气护术设设装交备备置底4高调、动。中试电作管资高气，线料中课并敷3试资件且、设卷料中拒管技试试调绝路术验卷试动敷中方技作设包案术，技含以来术线及避槽系免、统不管启必架动要等方高多案中项；资方对料式整试，套卷为启突解动然决过停高程机中中。语高因文中此电资，气料电课试力件卷高中电中管气资壁设料薄备试、进卷接行保口调护不试装严工置等作调问并试题且技，进术合行，理过要利关求用运电管行力线高保敷中护设资装技料置术试做。卷到线技准缆术确敷指灵设导活原。。则对对：于于在调差分试动线过保盒程护处中装，高置当中高不资中同料资电试料压卷试回技卷路术调交问试叉题技时，术，作是应为指采调发用试电金人机属员一隔，变板需压进要器行在组隔事在开前发处掌生理握内；图部同纸故一资障线料时槽、，内设需，备要强制进电造行回厂外路家部须出电同具源时高高切中中断资资习料料题试试电卷卷源试切，验除线报从缆告而敷与采设相用完关高毕技中，术资要资料进料试行，卷检并主查且要和了保检解护测现装处场置理设。备高中资料试卷布置情况与有关高中资料试卷电气系统接线等情况，然后根据规范与规程规定，制定设备调试高中资料试卷方案。
数字电子技术 期末考试试题
期末考试试题课程名称 《数字电子技术》 适用专业自动化、测控 考试时间 （ 120 ）分钟一、 填空题（22分每空2分）1、=⊕0A , =⊕1A 。
2、JK 触发器的特性方程为： 。
3、单稳态触发器中,两个状态一个为态，另一个为态.多谐振荡器两个状态都为态， 施密特触发器两个状态都为态.4、组合逻辑电路的输出仅仅只与该时刻的有关， 而与无关。
5、某数/模转换器的输入为8位二进制数字信号（D 7~D 0），输出为0~25.5V 的模拟电压。
若数字信号的最低位是“1”其余各位是“0”，则输出的模拟电压为。
6、一个四选一数据选择器，其地址输入端有个。
二、 化简题（15分 每小题5分）用卡诺图化简逻辑函数，必须在卡诺图上画出卡诺圈1） Y （A,B,C,D ）=∑m （0,1,2,3,4,5,6,7,13,15）2）∑∑+=)11,10,9,3,2,1()15,14,13,0(),,,(d m D C B A L 利用代数法化简逻辑函数，必须写出化简过程3)__________________________________________________)(),,(B A B A ABC B A C B A F +++=三、 画图题(10分 每题5分)据输入波形画输出波形或状态端波形（触发器的初始状态为0）. 1、2、四、 分析题(17分)1、分析下图，并写出输出逻辑关系表达式，要有分析过程（6分）2、电路如图所示，分析该电路，画出完全的时序图，并说明电路的逻辑功能，要有分析过程（11分）五、设计题(28分)1、用红、黄、绿三个指示灯表示三台设备的工作情况：绿灯亮表示全部正常；红灯亮表示有一台不正常；黄灯亮表示两台不正常；红、黄灯全亮表示三台都不正常。
列出控制电路真值表，要求用74LS138和适当的与非门实现此电路（20分）2、中规模同步四位二进制计数器74LS161的功能表见附表所示；请用反馈预置回零法设计一个六进制加法计数器。
(完整word版)计算机组成原理实验1~4
实验一寄存器实验一、实验目的1、了解CPTH模型机中寄存器的结构、工作原理及其控制方法.2、熟悉CPTH实验仪的基本构造及操作方法。
二、实验电路寄存器的作用是用于保存数据的，因为CPTH模型机是8位的,因此模型机中大部寄存器是8 位的，标志位寄存器（Cy, Z）是二位的.CPTH 用74HC574 (8—D触发器)来构成寄存器。
74HC574 的功能如表1—1所示：图1-1 74HC574的引脚图1. 在CLK的上升沿将输入端的数据打入到8 个触发器中2. 当OC = 1 时触发器的输出被关闭，当OC=0 时触发器的输出数据表1-1 74HC574功能表图1—2 74HC574工作波形图三、实验内容（一）proteus仿真平台1、proteus仿真平台简介Proteus软件是英国Lab Center Electronics公司出版的EDA工具软件。
它不仅具有其它EDA工具软件的仿真功能，还能仿真单片机及外围器件.它的主界面如图1-3所示：图1—3 proteus仿真平台主界面2、在proteus平台上运行电路:寄存器_1.DSN。
拨动开关,观察灯的亮灭，回答思考题1。
思考题1:先使OC=1,拨D0~D7=00110011,按下CK提供CLK上升沿;再拨D0~D7=01000100,OC=0，此时Q0～Q7为多少？3、CPTH模型机上，寄存器A的电路组成如图1-4所示。
在proteus平台上运行电路：寄存器_2.DSN，回答思考题2。
图1-4 寄存器A原理图思考题2：数据从D端传送到Q端，相应的控制端如何设置？3、CPTH模型机上，寄存器组R0～R3的电路组成如图1-5所示。
在proteus平台上运行电路：寄存器_3。
DSN，回答思考题3。
图1—5 寄存器组R0~R3 原理图74LS139是2—4线译码器，由A、B两个输入端选择控制4个输出端Y0～Y3，使能端E低电平有效，允许译码输出。
74HC32是或门，两个输入端同时为低电平，输出为低电平.具体的控制方式见表1-2。
4位二进制加减法计数器
贵州大学实验报告
学院：计算机科学与信息学院专业：信息安全班级：
c=1;
end
else begin //如果data_r的值不等于0000则执行以下步骤
data_r<=data_r-1; //将data_r-1的值赋给data_r
c=0;
end
end
end
end
endmodule //模块定义结束
实
验
数
据
从实验结果图可以看出当up_down=1时执行加法计数器，每当clk输入一个上升信号时计数器的值DOUT 增加1。
当up_down=0时执行减法计数器，每当clk输入一个上升信号时计数器的值DOUT减少1。
当load=1是计数器载入预留值即DOUT=DIN。
当clr输入为1是计数器执行清零操作。
注：各学院可根据教学需要对以上栏木进行增减。
表格内容可根据内容扩充。
4位全加器实验报告
4位全加器实验报告篇一：四位全加器实验报告实验一：四位全加器实验报告实验日期：学生姓名：陆小辉（学号：25）指导老师：黄秋萍加法器是数字系统中的基本逻辑器件，是构成算数运算电路的基本单元。
1位加法器有全加器和半加器两种。
多位加法器构成方式有并行进位方式和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度较快；串行进位加法器是将全加器级联构成多位加法器。
并行进位加法器通常比串行进位加法器占用更多的资源，随着位数的增多，相同位数的并行进位加法器比串行进位加法器的资源占用差距快速增大。
因此，在工程中使用加法器时，要在速度与容量之间寻求平衡。
一、设计要求：设计四位全加器，完成相应的功能。
可采用并行进位方式和串行进位方式，可采用三种常用建模方式中的任意一种。
三、测试代码如(转载自：小草范文网:4位全加器实验报告)下： module text_fulladd4; 二、设计代码如下：（此处采用数据流建模）wire [3:0]sum; module fulladd4(sum,cout,a,b,cin); wire cout; output [3:0]sum; reg [3:0]a,b; output cout; reg cin; input [3:0]a,b; fulladd4 f1(sum,cout,a,b,cin);input cin; initial assign {cout,sum}=a+b+cin; begin endmodule a=4'b0; b=4'b0; cin=1'b0; #210 $stop; end always #10 a=a+1; always #5 b=b+1; always #100 cin=cin+1;endmodule 四、仿真波形如下：续图篇二：4位全加器实验报告数电第一次实验通信1402 程杰 UXX13468【实验目的】采用ISE集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四进制全加器。
四位二进制数除法器
一、设计目的1.掌握电子电路的一般设计方法和设计流程；2.学习使用PROTEL软件绘制电路原理图及印刷板图；3.掌握应用EWB对所设计的电路进行仿真，通过仿真结果验证设计的正确性。
二、设计要求设计一个四位二进制除法器，具体要求如下：1. 用键盘输入两个四位二进制数，并用数码管显示输入数。
2．按除法键即显示相除结果。
3. 除数为零时，数码管黑屏，不显示任何内容。
三、设计内容1．分析笔算除法以小数为例，设 x=-0.1011，y=0.1101，求x/y笔算除法时，商的符号心算而得：负正得负；其数值部分的运算如下面竖式。
所以商x/y=0.1101，余数=-0.00000111其特点可归纳如下：①每次上商都是由心算来比较余数(被除数)和除数的大小，确定商为1还是0。
②每做一次减法，总是保持余数不动，低位补0，再减去右移后的除数。
③商符单独处理。
如果将上述规则完全照搬到计算机内，实现起来有一定困难，主要问题是：a．机器不能“心算”上商，必须通过比较被除数(或余数)和除数绝对值的大小来确定商值，即|x|-|y|，若差为正(够减)上商1,差为负(不够减)上商0。
b．按照每次减法总是保持余数不动低位补0，再减去右移后的除数这一规则，则要求加法器的位数必须为除数的两倍。
仔细分析发现，右移除数可以用左移余数的办法代替，其运算结果是一样的，但对线路结构更有利。
不过此刻所得到的余数不是真正的余数，只有将它乘上2-n才是真正的余数。
c．笔算求商时是从高位向低位逐位求的，而要求机器把每位商直接写到寄存器的不同位也是不可取的。
计算机可将每一位商直接写到寄存器的最低位，并把原来的部分商左移一位。
综上所述便可得原码除法运算规则。
2．原码除法：原码除法和原码乘法一样，符号位是单独处理的。
以小数为例：设式中为x的绝对值，记作x*为y的绝对值，记作y*即商符由两数符号位“异或”运算求得，商值由两数绝对值相除(x*/y*)求得。
小数定点除法对被除数和除数有一定的约束，即必须满足下列条件：0＜|被除数|≤|除数|实现除法运算时，还应避免除数为0或被除数为0。
二进制计数器
2019/11/20
(a) 电路图 （b）时序图
12
2．异步二进制减法计数器
必须满足二进制数的减法运算规则：0-1不够减， 应向相邻高位借位，即10-1＝1。
组成二进制减法计数器时，各触发器应当满足： ① 每输入一个计数脉冲，触发器应当翻转一次 （即用T′触发器）； ② 当低位触发器由0变为1时，应输出一个借位信 号加到相邻高位触发器的计数输入端。
2019/11/20
13
（1）JK触发器组成的3位异步二进制减法计数器 （用CP脉冲下降沿触发）。
仿真
图5-16 3位异步二进制减法计数器
2019/11/20
(a)逻辑图 ( b)时序图
14
表5-6 3位二进制减法计数器状态表
CP顺序 0 1 2 3 4 5 6 7 8
Q2 Q1 Q0 000 111 110 101 100 011 010 001 000
8
1000
9
1001
10
1010
11
1011
12
1100
13
1101
14
1110
15
1111
16
0000
22
图5-19 4位同步二进制加法计数器的时序图
2019/11/20
23
仿真
图5-20 T40位=同J0步=K二0=进1制加法计数器 T1=J1=K1= Q0
T2=J2=K2= Q1Q0
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器翻转，计数减1。
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（2）触发器的翻转条件是：当低位触发器的Q端 全1时再减1，则低位向高位借位。
10－1＝1 100－1＝11 1000－1＝111 10000－1＝1111
(完整版)二篇4章2浙大版集成电路课后答案
题2.4.18 试用负边沿JK 触发器和“与-或-非”门构成一个四位数码并行寄存和一个四位数码串行输入右移移位寄存器。
解：令C 是并行寄存数据和实现右向移位操作的控制端，其用JK 触发器构成的框图如图所示：令C=1并行存数，C=0时为右移串入后，得出各组合电路的逻辑函数，现以1J 3和1K 3函数为例,列出真值表，求出函数式，其它式子也照此类推。
输 入 输 出 C Q 2 D 3 1J 3 1K 30 0 0 0 1 0 0 1 0 1 0 1 0 1 0 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 0 1 1 1 11 0233311Q C CD K J +==122211Q C CD K J +==011111Q C CD K J +==SRD C CD K J +==00011由四个函数式画出的电路图如图所示：题2.4.19 图题2.4.19是一个实现串行加法的电路图，被加数11011及加数10111已分别存入二个五位被加数和加数移位寄存器中。
试分析并画出在六个时钟脉冲作用下全加器输出S i 端、进位触发器Q 端以及和数移位寄存器中左边第一位寄存单元的输出波形(要求时间一一对应)。
1D 2D 3DFF3 FF2 FF1 FF0 SR D 1J C1 1K 组合 逻辑电路 1JC1 1K 组合 逻辑电路1J C1 1K 组合 逻辑电路 1J C1 1K 组合 逻辑电路 CP0D0Q 1Q 2Q 3Q C D 1 D S1J QC11K11J Q C11K11J Q C11K11J Q C11K1CPC Q 3Q 2Q 1Q 0D 3 D 2 D 0≥1 &≥1 &≥1 &≥1 &图题2.4.19解：解该题时，注意全加器是一个合逻辑电路，而移位寄存器和触发器是一个时序电路，要注意时序关系。
其波形如图：题2.4.20 (1)试分析图题2.4.20(a)、(b)所示计数器的模是多少?采用什么编码进行计数?(2)若计数脉冲频率f CP 为700Hz 时，从Q 2端、Q 0端输出时的频率各为多少?图题2.4.20解：分析计数器电路有多种方法，列表法：以CP 为顺序，依次列出触发器的初态、输入，和次态，可以得出结论。
4位二进制加减计数器74191
建立时间 tset 保持时间 tH 计数允许时间tC
54 74
54 74
54 74
CLOCK
LOAD
EN G
54/74191
最小 额定 最大
4.5
5
5.5
4.75
5
5.25
2
0.8
0.8
-800
16
16
0
20
25
35
20
0
54/74LS191
最小 额定 最大
4.5
5 5.5
1
压时输入电流 其余输入 （LS191 为 7V）
1
IIH输入高电平 EN G Vcc＝最大
120
电流
其余输入 VIH=2.4V（LS191 为 2.7V）
40
IIL输入低电平 EN G Vcc＝最大,VIL=0.4V
-4.8
电流
其余输入
-1.6
IOS输出短路电流
Vcc＝最大
54
-20
-65
74
-18
极限值 电源电压 输入电压
54/74191 54/74LS191 工作环境温度 54××× 74××× 储存温度
7V
5.5V 7V
-55～125℃ 0～70℃ -65℃～150℃
三毛电子世界
时序图
推荐工作条件:
电源电压VCC
输入高电平电压ViH 输入低电平电压ViL
输出高电平电流IOH 输出低电平电流IOL
到低电平传输延迟时间
单位
MHz ns ns ns ns ns
ns
ns ns ns ns ns
三毛电子世界
(完整word版)数字逻辑第六章
第六章时序逻辑电路1 ：构成一个五进制的计数器至少需要（）个触发器A：5B：4C：3D：2您选择的答案: 正确答案: C知识点：n个触发器可构成一个不大于2n进制的计数器。
A -————-————-——-——--——------——--——----——--———-——-—-———————--—-—————-——--————-—2 ：构成一个能存储五位二值代码的寄存器至少需要（）个触发器A:5B：4C:3D：2您选择的答案：正确答案： A知识点：一个触发器能储存1位二值代码,所以用n个触发器组成的寄存器能储存n位二值代码。
—-————-—---—---—-—-——--—-—-—----————---—---———--—---—--——---—-------—-——--——3 : 移位寄存器不具有的功能是（）A:数据存储B：数据运算C：构成计数器D:构成译码器您选择的答案: 正确答案: D知识点：移位寄存器不仅可以存储代码,还可以实现数据的串行—并行转换、数值的运算、数据处理及构成计数器。
-—-—————---—--——--—-——---——-———-—--—---——---————-————-----——-—--—-————--————4 ：下列说法不正确的是（）A:时序电路与组合电路具有不同的特点,因此其分析方法和设计方法也不同B:时序电路任意时刻的状态和输出均可表示为输入变量和电路原来状态的逻辑函数C:用包含输出与输入逻辑关系的函数式不可以完整地描述时序电路的逻辑功能D:用包含输出与输入逻辑关系的函数式可以完整地描述时序电路的逻辑功能您选择的答案：正确答案： D知识点：时序逻辑电路的逻辑关系需用三个方程即输出方程、驱动方程及状态方程来描述。
——---—-——-—————--—-——----—---—-—---—-——--—-—------————-——--——--———--—-------5 : 下列说法正确的是（ )A:时序逻辑电路某一时刻的电路状态仅取决于电路该时刻的输入信号B：时序逻辑电路某一时刻的电路状态仅取决于电路进入该时刻前所处的状态C:时序逻辑电路某一时刻的电路状态不仅取决于当时的输入信号,还取决于电路原来的状态D:时序逻辑电路通常包含组合电路和存储电路两个组成部分，其中组合电路是必不可少的您选择的答案: 正确答案： C知识点:时序逻辑电路的特点：时序逻辑电路中，任意时刻的输出不仅取决于该时刻的输入,还取决于电路原来的状态.时序逻辑电路通常包含组合电路和存储电路两个组成部分，其中存储电路是必不可少的。
(完整word版)数字电子技术基础习题册答案7-11
第7章时序逻辑电路【7-1】已知时序逻辑电路如图 7.1所示，假设触发器的初始状态均为 0。
(1 )写出电路的状态方程和输出方程。
(2) 分别列出X=0和X=1两种情况下的状态转换表，说明其逻辑功能。
(3) 画出X=1时，在CP 脉冲作用下的 Q i 、Q 2和输出Z 的波形。
解：1 .电路的状态方程和输出方程Q ； 1Q 2 1Z Q 1Q 2CP2. 分别列出X=0和X=1两种情况下的状态转换表，见题表 7.1所示。
逻辑功能为 当X=0时，为2位二进制减法计数器；当 X=1时，为3进制减法计数器。
3. X=1时，在CP 脉冲作用下的 Q 1、Q 2和输出Z 的波形如图7.1(b)所示。
【7-2】电路如图7.2所示，假设初始状态 Q a Q b Q c =000。
(1) 写出驱动方程、列出状态转换表、画出完整的状态转换图。
(2) 试分析该电路构成的是几进制的计数器。
X=0X=1 Q 2 Q 1 Q 2 Q 1 0 0 0 0 1 1 1 0 1 0 0 1 01 0图7.1题表7.1 图 7.1(b)图7.2解：1 .写出驱动方程3 .列出状态转换表见题表7.2，状态转换图如图7.2（b ）所示。
4 .由FF a 、FF b 和FF c 构成的是六进制的计数器。
【7-3】在二进制异步计数器中，请将正确的进位端或借位端（Q 或Q ）填入下表触发方式计数器类型加法计数器减法计数器 上升沿触发［ 由（）端引出进位 由（）端引出借位 下降沿触发 由（）端引出进位由（）端引出借位解：题表7-3触发方式 加法计数器 减法计数器 上升沿触发下降沿触发由Q 端引岀进位 由Q 端引岀进位由Q 端引岀借位 由Q 端引岀借位【7-4】电路如图7.4（a ）所示，假设初始状态 Q 2Q 1Q O =OOO 。
1•试分析由FF 1和FF o 构成的是几进制计数器；2. 说明整个电路为几进制计数器。
列出状态转换表，画出完整的状态转换图和 作用下的波形图。
(完整word版)《数字逻辑》(第二版)习题答案-第六章
习 题 六1 分析图1所示脉冲异步时序逻辑电路。
(1) 作出状态表和状态图； (2) 说明电路功能。
图1解答(1)该电路是一个Mealy 型脉冲异步时序逻辑电路。
其输出函数和激励函数表达式为211221212Q D x C Q D x Q CQ x Q Z =====(2)电路的状态表如表1所示，状态图如图2所示。
现 态 Q 2 Q 1次态/输出ZX=10 0 0 1 1 0 1 1 01/0 11/0 10/0 00/1图2(3) 由状态图可知，该电路是一个三进制计数器。
电路中有一个多余状态10，且存在“挂起”现象。
2 分析图3所示脉冲异步时序逻辑电路。
(1) 作出状态表和时间图； (2) 说明电路逻辑功能。
图3解答○1 该电路是一个Moore 型脉冲异步时序逻辑电路,其输出即电路状 态。
激励函数表达式为 1321123132233Q C C CP;C 1;K K K 1J ; Q J ; Q Q J =========○2 电路状态表如表2所示，时间图如图4所示。
表2图4○3 由状态表和时间图可知，该电路是一个模6计数器。
3 分析图5所示脉冲异步时序逻辑电路。
(1) 作出状态表和状态图； (2) 说明电路逻辑功能。
图5时 钟CP 现 态 Q 3 Q 2 Q 1 次 态 Q 3(n+1)Q 2(n+1)Q 1(n+1)11111111000 001 010 011 100 101 110 111 001 010 011 100 101 000 111 000解答○1 该电路是一个Moore 型脉冲异步时序逻辑电路,其输出函数和激励函数表达式为322111132212122212x y x R ; x S y x y x x R ; y y x S y y Z +==++===○2该电路的状态表如表3所示，状态图如图6所示。
表3现态 y 2y 1次态y 2(n+1)y 1(n+1)输出 Zx 1 x 2 x 3 0001 11 1001 01 01 0100 11 00 0000 00 10 000 0 0 1图6○3 该电路是一个“x 1—x 2—x 3”序列检测器。
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成绩评定表课程设计任务书摘要Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，应用范围非常广泛，由于数字系统中高低电平分别用0和1表示，数字电路问题可以转化成逻辑问题，可以通过仿真电路表示出来，进行观察和研究，并且可以下载到实验箱上。
此次课程设计我将使用VHDL设计一个四位二进制减法器。
Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。
它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。
在这次课设中我将用它绘制出电路图，进行四位二进制减法器模拟。
关键词：Quartus II；VHDL；Multisim；减法器目录一、课程设计目的 (1)二、设计框图 (1)三、实现过程 (2)1、QUARTUS II实现过程 (2)1.1建立工程 (2)1.2编译程序 (7)1.3波形仿真 (11)1.4引脚锁定与下载 (15)1.5仿真结果分析 (16)2、MULTISIM实现过程 (16)2.1求驱动方程 (16)2.2画逻辑电路图 (20)2.3逻辑分析仪的仿真 (21)2.4结果分析 (21)四、总结 (23)五、参考书目 (24)一、课程设计目的1：了解四位二进制计数器工作原理和逻辑功能。
2：掌握计数器电路的分析、设计方法及应用。
3：学会正确使用JK 触发器。
二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。
在本课程设计中，四位二进制减法计数器用四个CP 上升沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0000 0001 0010三个状态，这在状态转换图中可以清晰地显示出来。
具体结构示意框图和状态转换图如下：↓−−−−←−−−−←−−−−←−−−−←−−−−←−−−−←−−−→−−−−→−−−−→−−−−→−−−−→−−−−→− 1000011101100101010000111/10011010101111001101111011110/0/0/0/0/0/0/0/0/0/0/0/B:状态转换图三、实现过程1.QUARTUSII实现过程1.1建立工程.图1-1 QUARTUS软件的启动界面（1）点击File –> New Project Wizard创建一个新工程，系统显示如图5-2。
图1-2 工程创建向导的启始页（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，如图1-3所示；（3）点击Next，若目录不存在，系统可能提示创建新目录，如图1-4所示，点击“是”按钮创建新目录，系统显示如图1-5所示；（4）系统提示是否需要加入文件，在此不添加任何文件；（5）点击Next，进入设备选择对话框，如图1-6，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；（6）点击Next，系统显示如图1-7，提示是否需要其他EDA工具，这里不选任何其他工具；（7）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图1-8，在窗口左侧显示出设备型号和该工程的基本信息等。
图1-3 输入工程名称、存储目录图1-4 提示是否创建新文件夹图1-5 提示是否添加文件图1-6 芯片型号选择图1-7 提示是否利用其他EDA设计工具图1-8 工程阐述汇总1.2编译程序为实现用一个拨码开关控制一个LED亮灭的功能，可用VHDL编写一个程序实现，具体操作过程如下：（1）点击File->New创建一个设计文件，系统显示如图1-9；图1-9 创建一个设计文件（2）选择设计文件的类型为VHDL File；（3）点击OK，系统显示如图1-10，窗口右侧为VHDL的编辑窗口。
图1-10 新建的一个VHDL源文件的编辑窗口（4）在编辑窗口中编辑以下程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity count10 isPORT (cp,r:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10;ARCHITECTURE Behavioral OF count10 ISSIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ;BEGINPROCESS (cp,r)BEGINif r='1' then count<="0000";elsiF cp'EVENT AND cp='1' THENif count="0011" THENcount <="1111";ELSE count <= count-1;END IF;end if;END PROCESS;q<=count;end Behavioral;（5）输入程序后，存盘，如图1-11所示：图1-11 存盘( 6 ) 点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图1-12所示：图1-12 编译结果显示1.3波形仿真（1 ）建立时序仿真文件,如图1-13所示，选择“Vector Waveform File”，出现图1-13的界面，在Name空白处击右键，Insert→Insert Node or Bus。
图1-13图1-14在图1-14中单击图1-15在图1-15中单击，再单击→OK→OK。
如图1-16所示图1-16图1-17仿真文件存盘时，文件名字必须与顶层文件同名，即count10，默认即可。
图1-18图1-18是为仿真输入赋值的。
如想赋值‘1’，单击。
（2 ）单击菜单进行仿真图1-19仿真结果如图1-20。
图1-20 仿真波形1.4引脚锁定与下载左上侧Assignment选项中选Pins，下侧Location分配引脚：cp-PIN_28 q[3]-PIN_114 q[2]-PIN_115 q[2]-PIN_116 q[1]-PIN_117 r-PIN_49。
图1-21右键点击Tools ——〉Programmer ，图1-221.5仿真结果分析由仿真波形图可以清楚地看到在一个周期之内，即由大到小，依次完成了四位二进制减法计数的功能。
其中由于缺了0000 0001 0010三个状态，即缺了十进制数中的0 1 2三个数，在波形仿真中，在这几个状态处发生跳变，即由0011直接跳回到1111，即完成一个周期的计数，不断循环往复，进行计数。
2. Multism 实现过程2.1求驱动方程相关结构示意框图和状态转换图见上（二）所示步骤。
选择四个时钟脉冲下降沿触发的JK 触发器，因要使用同步电路，所以时钟方程应该为CP CP CP CP CP ====3210（1）求状态方程由所示状态图可直接画出如图 2.1所示电路次态13+n Q 12+n Q 11+n Q 10+n Q 的卡诺图，再分解开便可以得到如图2.2所示各触发器的卡诺图。
图2.1次态13+n Q 12+n Q 10+n Q 的卡诺图 将上述卡诺图对应拆成四个卡诺图，分别求出13+n Q 、12+n Q 、11+n Q 、10+n Q 表达式如下所示：(a) 13+n Q 的卡诺图(b) 12+n Q 的卡诺图（c ）11+n Q 的卡诺图（d ）10+n Q 的卡诺图 图2.2 各触发器的卡诺图(1)根据卡诺图进行相应化简即得到状态方程，如下：nn n n n n n n n n n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0230101011120130121201232313)()()(+=+=+++=+++=++++（2）求驱动方程由于JK 触发器的特性方程为n n n Q K Q J Q +=+1用状态方程与特性方程做比较，可得对应驱动方程，如下：nn n n n n n n n n n nQ Q K J K Q J Q Q K Q Q Q J Q Q Q K Q J 230010101230120123231====+=+=++==2.2画逻辑电路图根据所选用的触发器和时钟方程、输出方程、驱动方程，便可以画出如图2.3所示的逻辑电路图。
图2.3 逻辑电路图2.3逻辑分析仪的仿真图2.4逻辑分析仪的仿真检查电路能否自启动：把无效状态0010 0001 0000带入输出方程和和状态方程进行计算，结果如下：1111000011010001110100110/0/0/−−−→−−−−→−−−−→− 由此可见，在CP 操作下都能回到有效状态，即电路能够自启动。
2.4结果分析Multism 是一种虚拟仪器，可以用来验证电路的设计的正确性。
根据相关计算，得出时序电路的时钟方程、状态方程、驱动方程，从而选择合适触发器来连接实现。
本设计中，选用四个时钟脉冲上升沿触发的JK 触发器来实现四位二进制减法计数器。
逻辑电路图中，四个小红灯和一个绿灯即为显示器，从左到右显示时序图中的十三种状态，其中，灯亮表示“1”，灭表示“0”，从而达到计数目的。
由于其中缺了0010 0001 0000三种状态，所以在计数过程中会发生跳变，即先从0011直接跳回到1111，周而复始。
逻辑分析仪类似于QUARTUSII环境下的波形仿真，是对计数器的另一种直观的描述。
其中，高电平表示“1”，低电平表示“0”，也可以对计数器的功能进行测试及检验。
四、总结在这次数字电路课程设计中，我认真研究题目，进行反复练习。
但是因为首次进行数字电路的课程设计，对于相关设计过程和分析方法并不大熟练。
但在几次失败的尝试后，最终还算顺利完成，通过这次课设加深了我对这门课的理解，对我有很大的提高。
在设计过程中，出现了突发的问题，这些问题在平时实验时没有出现。
比如在最后往实验箱导入时就发生了突发的问题。
还有的是基础不扎实，导致求驱动方程时总是有错误，浪费了大量的时间并且导致画电路图出错。
但我坚持不懈的求解，最后还是成功了。
在学习过《数字电路技术基础简明教程》之后，我已经算是掌握了一定的数字电路设计的基础以及相应的分析方法、实践能力以及自学能力。