四位加法器的电路图

实验二半加器全加器

逻辑开关
1 3 8 10
VCC
16
4
7
11 13 B1 B0 CI
A3 A2 A1 A0 5 12 V CC GND S3 15 2
B3 B2
74283
S2 S1 6 S0 9 CO 14
LED
图2-2-5 4位二进制加法器功能测试电路
表2-2-5 4位二进制加法器数据表
B 3 B 2 B1 B 0 A 3 A 2 A 1 A 0 S3S 2S1S0
实验内容
1．7486型异或门功能测试图2-2-1中任一个异或门进行实验，输入端接逻辑开关，输出端接LED显示。将实验结果填入表 2-2-2中，并判断功能是否正确，写出逻辑表达式。
表2-2-2 异或门输入、输出电平关系数据表
输入端 A 0 0 1 1 B 0 1 0 1
输出端 Y
2．用异或门构成半加器电路如图2-2-4所示，输入端接逻辑开关，输出端接LED显示。将实验结果填入表2-23中，判断结果是否正确，写出和S及进位CO的逻辑表达式。
思考题
1. 如何利用7483和门电路实现BCD码加法运算？ 2. 如何用两片7483实现8位二进制数加法运算？ 3. 如何用与非门（7400）接成非门？
注意事项
1．在进行复杂电路实验时，应该先检测所用到的每个单元电路功能是否正常，确保单元电路能够正常工作。 2．每个集成电路工作时都必须接电源（VCC）和地（GND）。
A3 A2 A1 A0 5 12 V CC GND S3 15 2
ห้องสมุดไป่ตู้
B3 B2
7483
S2 S1 6 S0 9 CO 14
预习要求
1．复习组合逻辑电路的分析方法，阅读教材中有关半加器和全加器的内容，理解半加器和全加器的工作原理。 2．熟悉7486、7483等集成电路的外形和引脚定义。拟出检查电路逻辑功能的方法。 3．熟悉BCD码、余3码和二进制码之间的转换方法。 4．根据实验内容的要求，完成有关实验电路的设计，拟好实验步骤。 5．写出预习报告，设计好记录表格。

4位二进制加法器

《电工与电子技术基础》课程设计报告题目四位二进制加法计数器学院（部）汽车学院专业汽车运用工程班级22020903学生姓名郭金宝学号220209031006 月12 日至06 月22 日共 1.5 周指导教师（签字）评语评审人:四位二进制加法器一.技术要求1.四位二进制加数与被加数输入2.二位显示二.摘要本设计通过逻辑开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加，将输出信号S4,S3,S2,S1和向高位的进位C1输入一个译码器译码。

再将输出信号X4,X3,X2,X1和Y4,Y3,Y2,Y1分别输入一个74LS247型的七段显示译码器译码，最后分别接一个BS204数码管进行二位显示。

关键字：74LS283 74LS247 BS204三.总体设计方案的论证及选择1.加法器的选取加法器有两种，分别是串行进位加法器和超前进位加法器。

串行进位加法器由全加器级联构成，高位的运算必须等到低位加法完成送来进位时才能进行。

它虽然电路简单，但运算速度较慢，而且位数越多，速度就越慢。

T692型集成全加器就是这种四位串行加法器。

超前进位加法器由逻辑电路根据输入信号同时形成各位向高位的进位。

使各位的进位直接由加数和被加数来决定，而不需依赖低位进位，这就省去了进位信号逐级传送所用的时间，所以这种加法器能够快速进位。

因为它的这个优点我们选取超前进位加法器。

超前进位加法器的型号有多种，由于我们是非电专业，对电子器件的选取要求不高，为使设计简单所以选74LS283型加法器。

2.译码器的选取译码器的功能是将二进制代码（输入）按其编码时的原意翻译成对应的信号或十进制数码(输出)。

译码器是组合逻辑电路的一个重要器件，其可以分为：变量译码和显示译码两类。

译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。

ALU

A3 A2 A1 A0加B3B2 B1B0 A加B
结论：当M=L、 Cn=1、 S3S2S1S0=1001时， ALU完成的功能是：
F=A加B
例3：当M=H、S3S2S1S0=1011时，ALU完成什么功能？解：
①Xi、Yi与Ai、Bi的关系如何？
P A B S A B S A B i
四位加法器 Cn 0 1 2 3 Cn+4
F0 F1 F2 F3
（2）M＝H
G13~G16输出均为1，位间不发生关系。
F0~F3为： Fi 1 Pi Gi 1 X i Y i X i Y i
X0 Y0 X1 Y1 X2 Y2 X3 X3
F0
F1
F2
F3
ALU是以Xi、Yi 为输入的异或非门。
组间：
GⅢ
C12 = G12 + P12G11 + P12P11G10 + P12P11P10G9 + P12P11P10P9CⅡ
PⅢ
所以 CⅢ = GⅢ + PⅢ CⅡ
4）第4组进位逻辑式
组内： C13 = G13 + P13CⅢ C14 = G14 + P14G13 + P14P13CⅢ C15 = G15 + P15G14 + P15P14G13 + P15P14P13CⅢ
例2：当M=L、Cn=1、S3S2S1S0=1001时，ALU完成什么功能？
解：
Pi Ai Bi S 2 Ai Bi S 3 Ai Bi
①Pi=？ Gi=？
G A B i Ai Bi S0 Bi S1
•
i
i
P ②Xi=？
i X i Yi

数字电路加法器

广东技术师范学院数字电子技术基础——加法器数字电子技术基础——加法器 08计本(2) 08计本(2 讲解:第二小组
简讲
思考题: 思考题: 利用MSI4位加法器设计实现8 二进制加/减法器. MSI4位加法器设计实现利用MSI4位加法器设计实现8位二进制加/减法器.
BM
一位加/ 一位加/减法器
08计本(2) 08计本(2
讲解:第二小组
超前计算器
思考题: 思考题: 利用MSI4位加法器设计实现8 二进制加/减法器. MSI4位加法器设计实现利用MSI4位加法器设计实现8位二进制加/减法器.
M
广东技术师范学院
数字电子技术基础——加法器数字电子技术基础——加法器
08计本(2) 08计本(2
Bi
0 0 1 1 0 0 1 1
Ci-1
0 1 0 1 0 1 0 1
Si
0 1 1 0 1 0 0 1
Ci
0 0 0 1 0 1 1 1
本位: Si = A i ⊕ Bi ⊕ Ci 1
进位:Ci = A i Bi + (A i ⊕ Bi )Ci 1
08计本(2) 08计本(2 讲解:第二小组
广东技术师范学院
压缩图
当M=0时,表示的是减法器 M=0时
广东技术师范学院
数字电子技术基础——加法器数字电子技术基础——加法器
08计本(2) 08计本(2
讲解:第二小组
实现8位二进制加/减法器实现8 二进制加/ ——波形图(加法)
广东技术师范学院
数字电子技术基础——加法器数字电子技术基础——加法器
计本(2 计本(2)
S4 S3 S2 S1
=1
C4 A4A3A2A1 a4 a3 a2 a1

四位加法器

四位加法器一、实验要求掌握组合逻辑电路的基本分析和设计方法；理解半加器和全加器的工作原理，用硬件描述语言实现半加器和全加器的门级设计，并使用自己设计的半加器组件构建全加器；学会利用软件仿真和远程实验系统实现对数字电路的逻辑功能进行验证和分析。

二、实验原理半加器（Half Adder）是不考虑来自低位的进位信号，其输入为 1 bit 的被加数和加数，输出为两位：本位的和以及向高一位的进位。

考虑低位进位的1位二进制加法器称为全加器（Full Adder），其输入为被加数加数以及低一位来的进位，输出为本位的和及向高一位的进位。

一位全加器可以由两个半加器及一个或门连接而成，半加器和全加器逻辑结构分别如图所示。

利用全加器级联可以构成多位二进制加法器，下图所示为四位二进制加法电路，低一位的进位输出作为高一位的进位输入。

这种结构称为逐次进位加法器（Ripple Adder）。

由于逐次进位加法器的进位信号是在各级间逐级传递的，所以高位的输出必须等低位的进位输入稳定后才有效，这就使得逐次进位加法器的延时比较大，速度比较慢。

为了提高加法器的运算速度，需要对加法器的结构进行改进。

引入进位传递信号和进位产生信号的概念，有{P n=A n⊕B n G n=A n B n利用这两个信号，可以把和信号与进位输出信号表示为{S n=P n⊕C n−1 C n=P n C n−1+G n根据上面给出的进位输出表达式，可得C0=G0+ P0C−1C1=G1+ P1C0=G1+ P1G0+P1P0C−1C2=G2+ P2C1=G2+ P2G1+P2P1G0+ P2P1P0C−1C3=G3+ P3C2=G3+ P3G2+P3P2G1+ P3P2P1G0+ P3P2P1P0C−1由于各级的进位传递信号和进位产生信号是同时生成的，所以各级的进位输出信号不再需要等待低一位的进位输入信号，从而大大减小了整个电路的延时，提高的加法器的运算速度。

四位超前进位加法器

1.课程设计名称四位超前进位加法器2.课程设计内容设计一个四位加法器，要求要有超前进位，减小输出的延迟，采用0.13um工艺设计。

3.课程设计目的训练学生综合运用学过的数字集成电路的基本知识，独立设计相对复杂的数字集成电路的能力。

4.课程设计要求4.1、按设计指导书中要求的格式书写，所有的内容一律打印；4.2、报告内容包括设计过程、仿真的HSPICE网表，软件仿真的结果及分析、延时的手工计算；4.3、要有整体电路原理图，仿真的波形图；4.4、软件仿真必须要有必要的说明；要给出各个输入信号的具体波形和输出信号的测试结果。

4.5、写出对应的HSPICE设计网表，网表仿真结果符合设计要求。

把仿真图形附在报告上。

4.6、设输入端的电容为C，输出端的负载电容为5000C inv，从输入到输出任意找一通inv路，优化通路延时，手工计算确定通路中每个门对应的晶体管的尺寸。

每组三个同学选择不能为同一通路。

此部分的计算参数可采用书中第六章的参数。

4.7、各种器件的具体结构可参考阎石的《数字电子技术基础》一书。

不允许有完全一样的报告，对于报告完全相同者，记为不及格。

5.使用软件软件为HSPICE和COSMOS-SCOPE。

6.课程设计原理由全加器的真值表可得S i和C i的逻辑表达式：定义两个中间变量G i和P i：当A i＝B i＝1时，G i＝1，由C i的表达式可得C i＝1，即产生进位，所以G i 称为产生量变。

若P i＝1，则A i·B i＝0，C i＝C i-1，即P i＝1时，低位的进位能传送到高位的进位输出端，故P i称为传输变量，这两个变量都与进位信号无关。

将G i和P i代入S i和C i得：进而可得各位进位信号的逻辑表达如下：根据逻辑表达式做出电路图（如图）：逻辑功能图中有2输入异或门，2输入与门，3输入与门，4输入与门，2输入或门，3输入或门，4输入或门，其转化成CMOS晶体管图如下：7.课程设计网表*xor 2.subckt xor2 a b c d fmxorpa 1 a vdd vdd pmos l=2 w=8 mxorpb f d 1 vdd pmos l=2 w=8 mxorpc 2 b vdd vdd pmos l=2 w=8 mxorpd f c 2 vdd pmos l=2 w=8 mxorna f a 3 0 nmos l=2 w=4 mxornb 3 b 0 0 nmos l=2 w=4 mxornc f c 4 0 nmos l=2 w=4 mxornd 4 d 0 0 nmos l=2 w=4.ends xor2*and2.subckt and2 a b fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4mandna f a 1 0 nmos l=2 w=4 mandnb 1 b 0 0 nmos l=2 w=4.ends and2*and3.subckt and3 a b c fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=6 mandnb 1 b 2 0 nmos l=2 w=6 mandnc 2 c 0 0 nmos l=2 w=6.ends and3*and4.subckt and4 a b c d fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandpd f d vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=8 mandnb 1 b 2 0 nmos l=2 w=8 mandnc 2 c 3 0 nmos l=2 w=8 mandnd 3 d 0 0 nmos l=2 w=8.ends and4*or2.subckt or2 a b fmorpa 1 a vdd vdd pmos l=2 w=8 morpb f b 1 vdd pmos l=2 w=8 mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4.ends or2*or3.subckt or3 a b c fmorpa 1 a vdd vdd pmos l=2 w=12 morpb 2 b 1 vdd pmos l=2 w=12 morpc f c 2 vdd pmos l=2 w=12 mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4.ends or3*or4.subckt or4 a b c d fmorpa 1 a vdd vdd pmos l=2 w=16morpb 2 b 1 vdd pmos l=2 w=16morpc 3 c 2 vdd pmos l=2 w=16morpd f d 3 vdd pmos l=2 w=16mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4mnd f d 0 0 nmos l=2 w=4.ends or4*not.subckt not a fmnotpa f a vdd vdd pmos l=2 w=4 mnotna f a 0 0 nmos l=2 w=2.ends not *反相器*or21.subckt or21 a b fxor2 a b 1 or2xnot 1 f not.ends or21 *2输入或门*or31.subckt or31 a b c fxor3 a b c 1 or3xnot 1 f not.ends or31 *3输入或门*or41.subckt or41 a b c d fxor4 a b c d 1 or4xnot 1 f not.ends or41 *4输入或门*xor21.subckt xor21 a b fxm a A5 notxn b B5 notxxor a b A5 B5 f xor2.ends xor21 * 2输入异或门*and21.subckt and21 a b fxand2 a b 1 and2xnot 1 f not.ends and21 *2输入与门*and31.subckt and31 a b c fxand3 a b c 1 and3xnot 1 f not.ends and31 *3输入与门*and41.subckt and41 a b c d fxand4 a b c d 1 and4xnot 1 f not.ends and41 *4输入与门xxor211 a1 b1 p1 xor21xxor212 a2 b2 p2 xor21xxor213 a3 b3 p3 xor21xxor214 a4 b4 p4 xor21xand211 a1 b1 g1 and21xand212 a2 b2 g2 and21xand213 a3 b3 g3 and21xand214 p1 c0 m0 and21xor211 m0 g1 c1 or21 *进位C1xand311 p2 p1 c0 m1 and31xand215 p2 g1 m2 and21xor312 g2 m1 m2 c2 or31 *进位C2 xand411 p3 p2 p1 c0 m3 and41xand313 p3 p2 g1 m4 and31xand216 p3 g2 m5 and21xor412 m3 m4 m5 g3 c3 or41 *进位C3 xxor215 p1 c0 s1 xor21 *输出s1xxor216 p2 c1 s2 xor21 *输出s2xxor217 p3 c2 s3 xor21 *输出s3xxor218 p4 c3 s4 xor21 *输出s4.include "c:\lib\130nm_bulk.l"tt.opt scale=0.05u.global vdd gndvdd vdd 0 1.2va1 a1 0 pulse 1.2 1.2 20n 1f 1f 30n 100nva2 a2 0 pulse 0 0 20n 1f 1f 30n 100nva3 a3 0 pulse 0 0 20n 1f 1f 30n 100nva4 a4 0 pulse 0 0 20n 1f 1f 30n 100nvb1 b1 0 pulse 1.2 1.2 20n 1f 1f 30n 100n vb2 b2 0 pulse 1.2 1.2 20 1f 1f 30n 100nvb3 b3 0 pulse 0 0 20n 1f 1f 30n 100nvb4 b4 0 pulse 1.2 1.2 20n 1f 1f 30n 100nvc0 c0 0 pulse 0 0 4n 1f 1f 0n 100n.tran 1n 100n.plot tran v(s1).plot tran v(s2).plot tran v(s3).plot tran v(s4).end8.结果及分析由波形可知:当输入a1=1，b1=1，前一级进位c0=0时，s1=a1+b1+c0=0，下一级进位c1=1.由波形可知:当输入a2=0，b2=1，前一级进位c1=1时，s2=a2+b2+c1=0，下一级进位c2=1.由波形可知:当输入a3=0，b3=0，前一级进位c2=1时，s3=a3+b3+c2=1，下一级进位c3=0.由波形可知:当输入a4=0，b4=1，前一级进位c3=0时，s4=a4+b4+c2=1。

4位二进制全加器的设计

4位二进制全加器的设计摘要加法器是产生数的和的装置。

加数和被加数为输入，和数与进位为输出的装置为半加器。

若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。

常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。

在电子学中，加法器是一种数位电路，其可进行数字的加法计算。

在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。

加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。

多位加法器的构成有两种方式：并行进位和串行进位方式。

并行进位加法器设有并行进位产生逻辑，运行速度快；串行进位方式是将全加器级联构成多位加法器。

通常，并行加法器比串行加法器的资源占用差距也会越来越大。

我们采用4位二进制并行加法器作为折中选择，所选加法器为4位二进制先行进位的74LS283，它从C0到C4输出的传输延迟很短，只用了几级逻辑来形成和及进位输出，由其构成4位二进制全加器，并用proteus进行仿真。

关键字全加器，四位二进制，迭代电路，并行进位，74LS283，proteus仿真总电路设计一、硬件电路的设计该4位二进制全加器以74LS283（图1）为核心，采用先行进位方式，极大地提高了电路运行速度，下面是对4位全加器电路设计的具体分析。

图11）全加器（full-adder ）全加器是一种由被加数、加数和来自低位的进位数三者相加的运算器。

基本功能是实现二进制加法。

全加器的功能表输入输出输入输出逻辑表达式：CIB A S ⊕⊕==AB'CI'+A'BCI'+A'B'CI+ABCI()AB CI B A CO ++=其中，如果输入有奇数个1，则S 为1；如果输入有2个或2个以上的1，则CO=1。

实现全加器等式的门级电路图如图2所示，逻辑符号如图3所示.图2图32）四位二级制加法器 a) 串行进位加法器四位二进制加法器为4个全加器的级联，每个处理一位。

数字集成电路课程设计报告-4bits超前进位加法器全定制设计

第1章概述1.1 课程设计目的•综合应用已掌握的知识•熟悉集成电路设计流程•熟悉集成电路设计主流工具•强化学生的实际动手能力•培养学生的工程意识和系统观念•培养学生的团队协作能力1.2 课程设计的主要内容1.2.1 设计题目4bits超前进位加法器全定制设计1.2.2 设计要求整个电路的延时小于2ns整个电路的总功耗小于20pw总电路的版图面积小于60*60um1.2.3 设计内容功能分析及逻辑分析估算功耗与延时电路模拟与仿真版图设计版图数据提交及考核，课程设计总结第2章功能分析及逻辑分析2.1 功能分析74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。

其管脚如图2-1所示：图2-1 74283管脚图2.2推荐工作条件（根据SMIC 0.18工艺进行修改）表2-1 SMIC 0.18工艺的工作条件2.3直流特性（根据SMIC 0.18工艺进行修改）表2-2 SMIC 0.18直流特性2.4交流（开关）特性（根据SMIC 0.18工艺进行修改）表2-3SMIC 0.18工艺交流（开关）特性2.5真值表表2-4 4位超前进位加法器真值表2.6表达式定义两个中间变量Gi和Pi：所以：进而可得各位进位信号的罗辑表达如下2.7电路原理图超前进位加法器原理：对于一个N位的超前进位组，它的晶体管实现具有N+1个并行分支且最多有N+1个晶体管堆叠在一起。

由于门的分支和晶体管的堆叠较多使性能较差，所以超前进位计算在实际中至多智能限制于2或4位。

为了建立非常快速的加法器，需要把进位传播和进位产生组织成递推的树形结构，如图2-2所示。

一个比较有效的实现方法是把进位传播层次化地分解成N位的子组合：Co,0=GO+POCi,0Co,1=G1+P1G0+P1P0 Ci,0=( G1+P1G0)+(P1P0) Ci,0=G1:0+P1:0 Ci,0Co,2=G2+P2G1+P2P1G0+P2P1P0Ci,0=G2+P2Co,1 2-1 Co,3=G3+P3 G2+P3P2G1+P3P2P1G0+P3P2P1P0Ci,0=(G3+P3G2)+(P3P2)Co,1=G3:2+P3:2Co,1 在公式2-1中，进位传播过程被分解成两位的子组合。

全加器

Ai
∑
Si
Bi
Ci-1 CI CO Ci
44
3. 加法器实现多位加法运算的电路
两个4 位二进数制相加的过程
1101 + 1001
1 0 01
101 1 0
两个二进制数相加时，也分为不考虑低位来的进位和考虑低位进位两种情况。同时必须考虑各个位的进位
55
3. 加法器 4位加法器逻辑框图
加数被加数低位进位
组合逻辑电路
1.加法器概念 2.加法器应用
11
加法器概念：两个1 位二进制数相加
分为不考虑低位来的进位和考虑低位进位两种情况
1.半加器：只考虑本位两个二进制数相加，而不考虑来自低位进位的运算电路。
2.全加器：除考虑本位两个二进制数相加外，还考虑来自低位进位的运算电路。
A
S
∑
B
C
Ai
Si
Bi
∑
C2 FA3
C3 进位逻辑 C3
S0
S1
S2
S3
• 进位输入是由专门的“进位逻辑门”来提供 • 该门综合所有低位的加数、被加数及最低位进位输入
超前进位加法器使每位的进位直接由加数和被加数产生，而无需等待低位的进位信号
99
74LS283逻辑图
B3
&
≥1
A3
B2
&
≥1
A2
B1
&
≥1
A1
B0
&
≥1
A0
进位和
66
3. 加法器实现多位加法运算的电路
串行进位加法器
其低位进位输出端依次连至相邻高位的进
位输入端，最低位进位输入端接地。因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称为串行进位。运算速度较慢。

实验七：四位加法器电路设计与模拟

单元（Cell），一个单元又包含两种视图模式（电路图模式和符号图模式）。我们先建立一个电路图视图模式，再建立一个符号图视图模式。建立电路图视图模式如下操作。选择 Cell——New View，弹出如下对话框。在 view type 选项中选择“schematic” ，点击“OK”按钮即可，会出现画电路图的面板。
12
通过在 T-SPICE 文件中进行如下设置，可得输入信号 B 的波形图，如下图所示。
输入信号波形，从上到下一次是 B0，B1，B2，B3
13
通过在 T-SPICE 文件中进行如下设置，可得输出信号 S，Cout 的波形图，如下图所示。
输出信号波形，从上到下一次是 S0，S1，S2，S3，Cout
0
0
1
0
0
0
1
1
0
1
0
1
1
1
0
1
1
0
1
1
Cout
Cout
Cout
Cout
14
name 下面输入 add4，在 Create in folder 下面空白的右边点击面板上选中 E 盘里的 ex7 文件夹，点击“确定” 。如下图所示。，在弹出的“浏览文件夹”
完成“确定”之后，New Design 面板如下图所示，点击“OK”按钮即可，新设计就建立好了。
2
4．建立新单元：新设计建立好后，接下来就是要建立新单元，一个设计可以包含很多个
建立符号图视图模式如下操作。选择 Cell——New View，弹出如下对话框。在 view type 选项中选择“symbol” ，点击“OK”按钮即可，会出现画符号图的面板。
5．从元件库引用元件：新单元建立好后，就可以在新单元的电路图模式下画电路图了。

四位二进制8421BCD码加法器

课程设计报告设计题目：四位二进制8421BCD码加法器学院: 理学院专业： 09电子信息科学与技术班级： 1班学号： 200931120102； 200931120103； 200931120105 姓名：陈俊宇陈明源邓坤勇电子邮件: 1205335255@qq。

com 时间: 2011年12月8日成绩：指导教师: 刘丹华南农业大学理学院应用物理系课程设计（报告）任务书题目四位二进制加法器任务与要求:运用电子器件和一些IC芯片设计一个四位二进制8421BCD码加法器。

用以实现两个四位二进制数8421BCD码的加法通过数码管显示相加所得的两位十进制数。

用八个开关的开闭控制电平的高低，用高电平表示1；用低电平表示0。

将输入的高电平接入74LS283加法器进行运算。

得到的结果，分别将高低位输入74LS248译码器输出到两个七段数码管.由数码管显示加法结果得到的BCD码。

学会数字信号芯片的原理和在实际中的应用.开始时间：2011年12月1日;结束时间：2011年12月13日四位二进制8421BCD码加法器学生：陈俊宇，陈明源,邓坤勇；指导老师：刘丹摘要:本设计通过八个开关将A3，A2，A1,A0和B3,B2，B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3，S2,S1,S0和向高位的进位C3各自分别通过一个 74LS248译码器，最后分别通过数码管实现二位BCD码显示。

关键词：加法器，译码器，数码管，ＢＣＤ码显示。

Abstract: the design through eight switch will A3， A2， A1， A0 and B3, B2, B1, B0 signal as addend and BeiJiaShu input four serial carry adder addition, will output signal S3, S2， S1, to carry high and S0 C3 their respective through a 74 LS248 decoder， finally, through the digital tube realize two BCD display。

EDA四位加法器

EAD课程设计《四位加法器设计》*名：***学号：********专业：电子信息工程班级：093252指导教师：**2012年11月8日目录一、摘要 ..................................................................................................... 3\二、设计目的 (4)三、设计要求 (4)四、设计环境 (4)五、设计内容 (5)5.1、全加器原理图 (5)5.2、四位加法器原理图 (5)5.2、一位全加器 (6)5.3、四位加法器 (8)六、心得体会 (12)七、参考文献 (12)附录 (13)一、摘要随着电子技术和计算机技术的飞速发展，电子线路的设计工作也日益显得重要。

经过人工设计、制作实验板、调试再修改的多次循环才定型的传统产品设计方法必然被计算机辅助设计所取代，因为这种费时费力又费资源的设计调试方法既增加了产品开发的成本，又受到实验工作场地及仪器设备的限制。

20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。

在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。

这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。

这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。

EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。

EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。

加法器(Adder) 数电课件

2. 分析
半加器有两个输入：加数、被加数Ai ；两个输出：B和i 输出、进位输出。
Si
Ci
3. 真值表
半加器的真值表如表4.2.1—1所示。
表4.2.1—1
4. 逻辑函数表达式
半加器的逻辑函数表达式为
Si Ai Bi Ai Bi Ai Bi Ci Ai Bi
5. 逻辑电路图
定
。
An1 An、2 L A2 A1 A0 Cn1Cn2 L C2C1C0
B和n1Bn给2出L，B便2可B1以B直0 接C确01
方法二
C0 P0C01 G0
C1 P1C0 G1
P1 P0C01 G0 G1
C2 P2C1 G2
P2 P1 P0C01 G0 G1 G2
图4.2.5—3 Ⅰ. 加减控制输入为0时，该电路实现加法运算； Ⅱ. 加减控制输入为1时，该电路实现减法运算（补码加法）。
返回
半加器的逻辑函数表达式为
Si Ai Bi Ai Bi Ai Bi Ci Ai Bi
5. 逻辑电路图
半加器的逻辑电路图如图4.2.1—1所示。
（公式4.2.1）（公式4.2.2）
图4.2.1—1
6. 逻辑符号
半加器的逻辑符号如图4.2.1—2所示。
图4.2.1—2
二、全加器（Full Adder）
依次递推可知，只要
定
。
An1 An、2 L A2 A1 A0 Cn1Cn2 L C2C1C0
B和n1Bn给2出L，B便2可B1以B直0 接C确01
四位超前进位加法器的逻辑电路图如图4.2.3—2所示。图4.2.3—2
四、中规模集成加法器

算术运算电路

算术运算电路算术运算是数字系统的基本功能，更是计算机中不可缺少的组成单元。

本节介绍加法运算和减法运算的逻辑电路。

一、半加器和全加器1.半加器半加器和全加器是算术运算电路中的基本单元，它们是完成1位二进制数相加的一种组合逻辑电路。

两个1二进制的加法运算如下表所示，其中Ｓ表示和数Ｃ表示进位数。

由表中逻辑关系可见，这种加法运算只考虑了两个加数本身，而没有考虑由低位来的进位，所以称为半加。

半加器就是实现下面这个真值表关系的电路。

由真值表可得逻辑表达式运用逻辑代数，可将上式变换成与非形式根据这两个表达式可得由与非门组成的半加器：因为半加和是异或关系，所以半加器也可利用一个集成异或门和与门来实现：图中右边是半加器的代表符号。

2.全加器全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。

根据全加器的功能，可列出它的真值表：其中Ai和Bi分别是被加数及加数,Ci-1为相邻低位来的进位数，Si 为本位和数（称为全加和）。

以及Ci为向相邻高位的进位数。

为了求出Si和Ci的逻辑表达式，首先分别画出Si和Ci的卡诺图：为了比较方便地获得与－或－非的表达式，采用包围0的方法进行化简得：据此可以画出1位全加器的逻辑图：二、多位数加法器1.串行进位加法器若有多位数相加，则可采用并行相加串行进位的方式来完成。

例如，有两个４位二进制数A3A2A1A0和B3B2B1B0相加，可以采用两片内含两个全加器或1片内含４个全加器的集成电路组成，其原理图如下图所示：由图可以看出，每1位的进位信号送给下1位作为输入信号，因此，任1位的加法运算必须在低1位的运算完成之后才能进行，这种进位方式称为串行进位。

这种加法器的逻辑电路比较简单，但它的运算速度不高。

为克服这一缺点，可以采用超前进位等方式。

2.超前进位集成４位加法器74LS283由于串行进位加法器的速度受到进位信号的限制，人们又设计了一种多位数超前进位加法逻辑电路，使每位的进位只由加数和被加数决定，而与低位的进位无关。

Tanner 设计四位加法器

使用 Tanner 设计四位加法器
摘要
目前,以集成电路为核心的电子信息产业超过了以汽车、石油、钢铁为代表的传统工业成为第一大产业,成为改造和拉动传统产业迈向数字时代的强大引擎和雄厚基石。1999 年全球集成电路的销售额为 1250 亿美元而以集成电路为核心的电子信息产业的世界贸易总额约占世界 GNP 的 3%,现代经济发展的数据表明,每 l~2 元的集成电路产值带动了 10 元左右电子工业产值的形成,进而带动了 100 元 GDP 的增长。集成电路的集成度和产品性能每 18 个月增加一倍。据专家预测,今后 20 年左右,集成电路技术及其产品仍将遵循这一规律发展。集成电路最重要的生产过程包括开发 EDA(电子设计自动化)工具利用 EDA 进行集成电路设计,根据设计结果在硅圆片上加工芯片(主要流程为薄膜制造、曝光和刻蚀),对加工完毕的芯片进行测试为芯片进行封装最后经应用开发将其装备到整机系统上与最终消费者见面。 Tanner Tool Pro 是一款适合初学者学习使用的 EDA 工具，本文将介绍使用 Tanner Tool Pro 设计一个四位的加法器。
3.1 使用 S-EDIT 编辑反向器使用 S-EDIT 建立 NMOS 和 PMOS 符号
建立反相器原理图建立反相器 Symbol 反相器仿真
* SPICE netlist written by S-Edit Win32 10.10 * Wrude "C:\Program Files\Tanner EDA\T-Spice 10.1\models\ml2_125.md" .param l=0.5u * Waveform probing commands .probe .options probefilename="Chapter4.dat" + probesdbfile="D:\Tanner 作业\Chapter4\Chapter4.sdb" + probetopmodule="Inv_tran"

利用全加器电路创建四位二进制加法器

一.课程设计的目的：软件。

、学习并了解MATLAB 12、尝试用Simulink建模。

3、实现对数字电路的防真设计。

4、利用全加器电路创建四位二进制加法器。

二.课程设计题目描述及要求：利用所学的数字电路的基本知识和MUTLAB软件中Simulink的应用学习，完成对数字电路的仿真设计。

用各种各样的组合逻辑电路设计全加器，输出曲线，再利用全加器设计电路创建四位二进制加法器电路图，给出输出。

三．MATLAB软件简介：MATLAB是MathWorks公司于1984年推出的一套高性能的数值计算可视化软件，集数值分析、矩阵运算、信号处理和图形显示于一体。

MATLAB是由Matrix 和Laboratory单词的前三个字母组合而成的，其含义是矩阵实验室。

Simulink是MATLAB最重要的组件之一，是实现动态系统建模、仿真的一个集成环境。

它支持线性和非线性系统，连续时间、离散时间，或者两者的相结合的仿真，而且系统是多进程的。

Simulink是从底层开发的一个完整的仿真环境和图形界面，它把MATLAB的许多功能都设计成一个个直观的功能模块，把需要的功能模块连接起来就可以实现所需要的仿真功能。

Simulink仿真应用于数字电路、数字信号处理、通信仿真、电力系统仿真、宇航仿真等领域。

由于数字系统中高低电平分别用0和1表示，因此数字电路问题往往可以转化为一个数字上的逻辑问题。

MATLAB提供了逻辑运算模块和各种触发器模块，可以方便的进行数字电路的设计和仿真。

借助于组合电路仿真常用模块Logic and Bit Operations子库中的Local Operator模块，将其拖到所建的untitled窗口中，然后鼠标左键双击该模块弹出的Block Parameters/Logical Operator对话框，按Operator栏后的黑三角来选择所需要的门电路标识符，如：AND、OR、NAND、NOR、XOR、NOT中的一个，并依次设置所需的输入、输出端子个数，之后按OK 键确定。

实验2运算器ALU实验

实验2 运算器ALU实验运算器ALU是CPU的主要部件，数据处理的中心。

ALU可以实现算术加减运算和逻辑“与”、“或”、“非”运算，本实验设计8位ALU，为完成8为ALU，我们从1位全加器设计开始，经1位加法器，4位加法器，4位加减法器，到4位算术逻辑运算器ALU；再由4位ALU到8位ALU。

2.1 1位加法器设计1位加法器是构成多位加法器的基础，通过1位加法器可以组成4位加法器，4位减法器。

因此，本实验首先从1位全加器开始。

2.1.1 实验题目1位全加器。

2.1.2 实验内容设计1位全加器，并通过输入波形图验证。

2.1.3 实验目的与要求通过本实验使学生进一步掌握电子电路的设计方法，熟悉CAD软件QuartusII的使用，掌握使用QuartusII仿真来验证电路设计正确性的方法。

2.1.4 实验步骤设置本实验的项目所在路径，命名项目的名称为1ALU，顶层文件的名称也自动命名为1ALU。

如在文件夹C:\eda\ALU下新建工程1ALU，如图2-1 新建工程1ALU所示。

图2-1 新建工程1ALU直接点击next，直到器件选择对话框，如图2-2所示。

这里根据最终使用的FPGA器件选择一种器件，如Cyclone下的EP1C3T144C8，如果不下载到FPGA上进行实验，选择哪一种器件都无所谓。

图2-2 实现器件选择指定设计、仿真和时序验证工具，如图2-3所示，点击next，完成工程建立。

图2-3 工具选择设计1位全加器FA1位全加器是指可以实现两个1位二进制数和低位进位的加法运算逻辑电路（半加器不包括低位进位C i-1）。

它依据的逻辑表达式是：进位C i=A i B i+A i C i-1+B i C i-1，和S i=A i⊕B i⊕C i-1（本算式推导过程可以在教材中找到）。

其中A i和B i是两个1位二进制数，C i代表向高位的进位，C i-1代表低位来的进位，S i代表本位和。

依据上述逻辑表达式，设计实现1位全加的电路图。

数字电路中加法器和减法器逻辑图分析

数字电路中加法器和减法器逻辑图分析1.加法器，减法器都是从一位的二进制数开始进行例题讲解，逐渐扩展到多位二进制位数之间的运算。

在设计逻辑电路的过程中，根据所描述的功能构建好真值表。

出题者喜欢要求读者用与或门，与或非门构建函数表达式。

它的原因在于依据真值表写函数表达式，最标准的就是最小项表达式。

以下小图的逻辑图来看与或门，我们的头脑中不能老是思维定势，认为输入就是两个，在实际生活中，输入应该非常多，远非两个，在逻辑符号中，要清楚地认识与非门的多输入的画法，将与门分成了好几格，每一格代表一个与门电路。

下小图可以写成AB+CD+EF（不认真考虑前面的输入），由细小的门集成为更大的门，将某一部分单独来看，它们就是一个整体，如（AB+CD+EF），体现在逻辑图中就是一个角。

如果从全图的角度看，在最后一级门电路中，每一个小整体代表着输出。

最后一级的与门中，有两个输入，有三个输入，这都是可以的，最多输入的个数是依照初始的输入的个数来定，不可能超过这个数，只可能少于这个数，因为对于某一输出而言，并非所有的输入对它都是有效的。

从最左边的所有输入，经过逻辑电路图，在最右边得到了所有的输出。

还有一点，这是与或表达式的逻辑图，如果在写逻辑表达式，包括化简变化函数式时，采用了不同于与或形式的表达式，那么最终得到的逻辑图就和下面的与或形式的逻辑图完全不一样。

2.一位的全减器是指，两个一位的二进制数之间进行减法运算。

全减器的特例就是半减器。

多位二进制减法器，是由加法电路构成的；在加法电路的基础上，减法与加法采用同一套电路，实现加减法共用。

3.这里的多位二进制数的减法，是指无符号数，为什么？将减法运算转换为加法运算，采用的是补数的方法完成的。

这就解释了为什么两者能共用一套电路，是不是减法在转换时，我们需要在加法电路的基础上进行一些小的扩展，来进行减法的补码转换？N反是每一位都取反，没有符号位，下式当中，A-B是减法，通过形式转化，将-B化为B反+1-2n，B是正数，A和B均为无符号数，通过补码的转变，我们成功的将-B变为了固定的-2n，但是这还是有减号，该怎么解决？仔细观察下面这张图，A和B是两个四位二进制数相减。

四位全加器

《计算机组成原理》实验报告题目:四位全加器的设计与实现1、实验内容四位全加器的设计与实现。

2、实验目的与要求利用MAX+plusII实现四位全加器并且验证实验内容。

3、实验环境MAX+plus II4、设计思路分析（包括需求分析、整体设计思路、概要设计）一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。

半加器描述：根据半加器真值表可以画出半加器的电路图。

a b so Co00000110101011015、详细设计A) 半加器设计:1）新建一个设计文件，使用原理图设计方法设计。

2）将所需元件全部调入原理图编辑窗，所需元件依次为：input 2个；output 2个；and2 1个;xnor 1个;not 1个。

3）依照下图连接好各元件4）保存为h-adder将当前设计文件设置成工程文件。

5）编译B) 一位全加器的实现:1)一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。

.2)依照以下原理图连接好全加器:其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个.3)保存为f-adder设置成工程文件并选择目标器件为4)编译C) 四位全加器的实现1) 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。

2) 依照以下原理图连接好全加器。

、其中有四个元件为一位全加器（f-adder），其余为九个input元件；五个output元件。

、4）编译通过。

6、实验结果与分析1）建立波形图进行半加器、一位全加器和四位全加器的波形观察,2）设定仿真时间为。

3）运行仿真器得到下面波形图:半加器：一位全加器：四位全加器：4）测量全加器的输入输出延时量是得到下图:5）进行引脚锁定后再编译一次,再将编程下载.7、实验体会与建议通过此次实验熟悉运用掌握了MAX+plusII的操作环境。