数字时钟设计方案要点

数字时钟方案设计

目录

摘要 (3)

一、设计目的 (3)

二、设计要求 (3)

三、选择器件 (3)

四、器件介绍 (4)

五、设计的具体实现 (8)

六、实验仿真 (12)

七、心得体会 (19)

八、参考文献 (20)

摘要

数字时钟最主要的部件是计时，显示具体的时间。数字时钟主要是时、分、秒的显示，众所周知，一天有二十四小时，一小时有六十分钟，一分钟有六十秒，因此数字时钟的核心部件就是计数器，主要的是二十四进制和六十进制的计数器。计数器有很多种类，74160是一种四位二进制计数器，通过它可以设计出不同进制的计时器，可以用来像数字时钟一样显示时、分、秒。将74160计数器的输出端经过译码器接到七段数码管上，就可以完成时，分，秒的显示。将74160计数器，译码器和七段数码管封装在一起，输入1Hz的外输入脉冲信号，就可实现数字时钟的整体设计。

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一、设计目的

1、掌握不同进制计数器的设计方法，学会运用集成芯片来达到不同进制计数器的设计；

2、掌握数码管的使用方法以及如何通过译码器将计数器输出的信号值正确地在数码管上显示出来。

二、设计要求

1、用74160设计一个数字钟电路，使之能够从0时0分0秒到23时59分59

秒循环计时；另外最好能够通过数码管将时分秒显示出来。假定已有频率为1Hz 的外输入脉冲。

2、提示：显示部分可通过7448和7段数码管实现。

3、利用QUARTUSⅡ等软件进行时钟方案设计，并进行仿真。

三、选择器件

1、74160计数器6个

2、7448译码器6个

3、7段数码显示管6个

4、与门4个

5、与非门3个

6、1Hz的外输入脉冲信号设计方案要求提供

7、+5V直流稳压电源1个

8、导线若干

四、器件介绍

1、74160计数器

74160计数器是一种十进制同步计数器（异步清除）。查阅74160计数器数据手册，则有：

（1）管脚图：

引出端符号：

TC 进位输出端

CEP 计数控制端

Q0－Q3 输出端

CET 计数控制端

CP 时钟输入端（上升沿有效）

/MR 异步清除输入端（低电平有效）

/PE 同步并行置入控制端（低电平有效）

※说明：P0，P1，P2，P3是数据输入端; Q0，Q1，Q2，Q3是数据输出端;PE 是低电平有效，为同步并行置入控制端，在构造不同进制的计数器时，可以通

过给PE 输入低电平，让其处于工作状态来置入一个数，从而实现不同进制计数器的设计；MR也是低电平有效，为异步清除输入端，可以通过给输MR 输入低电平，而使其处于工作状态，从而实现计数器的复位功能；TC为进位输出端，当低位向高位有进位时，会向下一个计数器输入高电平；CP为时钟信号输入端；CET和CEP为高电平有效，给其输入高电平时，计数器才能正常计数，其中给CET输入低电平时，可以实现计时电路的暂停。

（2）功能表：

说明：H－高电平

L－低电平

X－任意

（3）逻辑图

2、7448译码器

数字钟计时器输出的信号为8421BCD代码，需要经译码变成七段字形代码，用七段数码管显示出来。数字显示译码器是驱动显示器的核心部件，它可以将输入代码转换成相应的数字显示代码，并在数码管上显示出来。图8-51所示为七段显示译码器7448的引脚图，输入A3 、A2 、A1和A0接收四位二进制码，输出a～g为高电平有效，可直接驱动共阴极显示器，三个辅助控制端、，以增强器件的功能，扩大器件应用。7448的真值表如下所示。

7448引脚图

7448的真值表如下所示。

7448真值表

3、7段数码管

七段数码管引脚图

7段数码管内部字段LED和引脚分布

4、与门

逻辑函数式为：F=AB

真值表：

A B F

0 0 0

0 1 0

1 0 0

1 1 1

5、与非门

Y

逻辑函数式为：AB

真值表：

五、设计流程

5.1系统概述

要想构成数字钟，首先应有一个能自动产生稳定的标准时间脉冲信号的信号源（本方案中外提供1Hz的脉冲信号）。1Hz的秒脉冲信号到计数器中进行计数。由于计时的规律是：60秒=1分，60分=1小时，24小时=1天，这就需要分别设计60进制，24进制。各计数器输出的信号经译码器/驱动器送到数字显示器对应的笔划段，使得“时”、“分”、“秒”得以数字显示。

获得标准秒脉冲信号后，可根据60秒为一分，60分为一小时，24时为一个计数周期的计数规则，经过6级计数器，分别得到秒、分、时的计时器。其中分和秒计数器都是模数M=60的计数器，即显示00∽59，分为十位计数器和个位计数器。由于秒和分的显示都为60进制，因此他们可由两级十进制计数器组成，其中秒和分的个位为十进制计数器，十位为六进制计数器，可利用两片74160集成电路来实现。

时计数器是一个“24翻1”的特殊进制计数器，当数字钟运行到23时59分59秒，秒的个位计数器再输入一个秒脉冲时，数字钟自动显示为00时00分00秒，从而实现日常生活中习惯的计时规律。时计数器为二十四进制计数器，

显示为00∽23，个位仍为十进制，而十位为三进制.即当十进位计到2，个位计到4时清零，就为二十四进制了。

数字钟的组成框图如下：

【图】数字钟的组成框图

5.2．数字钟的工作原理

5.2.1 利用两片74160组成60进制递增计数器

利用两片74160组成的同步60进制递增计数器如图示。

其中个位计数器（C1）接成十进制形式。十位计数器（C2）选择QC与QB 做反馈端，经与非门输出控制清零端（CLR’），接成六进制计数形式。个位与十位计数器之间采用同步级连方式，将个位计数器的进位输出控制端（RCO）接至十位计数器容许端（ENT），完成个位对十位计数器的进位控制。当计数器状态为59时，CO端输出高电平，在同步级联方式下，容许高位计数器计数。选择信号源库中的1HZ方波信号作为计数器的测试时钟源。