数电课程设计 数字时钟
数字电路课程设计时钟
数字电路课程设计时钟一、课程目标知识目标：1. 让学生理解数字电路中时钟信号的作用和重要性。
2. 学生能够掌握时钟电路的基本原理和设计方法。
3. 学生能够运用所学知识，设计并搭建一个简单的时钟电路。
技能目标：1. 培养学生运用数字电路知识解决实际问题的能力。
2. 提高学生动手实践能力，学会使用相关工具和仪器进行电路搭建和调试。
3. 培养学生团队协作和沟通能力，能在小组合作中发挥个人优势，共同完成设计任务。
情感态度价值观目标：1. 培养学生对数字电路的兴趣，激发学习热情。
2. 培养学生严谨的科学态度，注重实验数据的准确性和可靠性。
3. 增强学生的自信心和成就感，鼓励他们勇于面对挑战，不断探索和进步。
课程性质：本课程为实践性较强的课程，旨在让学生将所学理论知识应用于实际电路设计中，提高学生的动手实践能力和创新能力。
学生特点：学生已具备一定的数字电路基础知识，具有较强的学习兴趣和动手欲望，但实践经验不足。
教学要求：结合学生特点和课程性质，注重理论与实践相结合，以学生为主体，充分调动学生的积极性和主动性，培养其创新精神和实践能力。
通过本课程的学习，使学生能够达到上述课程目标，并具备进一步学习数字电路相关课程的能力。
二、教学内容1. 数字电路基础知识回顾：时钟信号的概念、作用及其在数字电路中的重要性。
参考教材章节：第一章第二节“数字电路基础”。
2. 时钟电路原理：时钟信号的分类、时钟电路的基本组成、时钟振荡器的工作原理。
参考教材章节：第三章第四节“时钟电路及其应用”。
3. 时钟电路设计方法：基于触发器的时钟电路设计、时钟分频电路设计、时钟脉冲宽度调整。
参考教材章节：第三章第五节“时钟电路设计方法”。
4. 电路搭建与调试：介绍常用电子元器件、电路搭建技巧、调试方法及注意事项。
参考教材章节：第五章“数字电路实验”。
5. 实践项目：设计并搭建一个简单的时钟电路，如一个计时器或时钟分频器。
参考教材章节：第六章“数字电路课程设计实例”。
数字电子技术课程设计报告数字钟的设计
数字电子技术课程设计报告一、设计目的数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.二、设计要求（1）设计指标①时间以12小时为一个周期；②显示时、分、秒；③具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；④计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时；⑤为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。
（2）设计要求①画出电路原理图（或仿真电路图）；②元器件及参数选择；③电路仿真与调试；④PCB文件生成与打印输出。
（3）制作要求自行装配和调试，并能发现问题和解决问题。
（4）编写设计报告写出设计与制作的全过程，附上有关资料和图纸，有心得体会。
三、原理框图1．数字钟的构成数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。
由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。
通常使用石英晶体振荡器电路构成数字钟。
（a）数字钟组成框图2．晶体振荡器电路晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。
不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。
一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用ＴＴＬ门电路构成；另一类是通过ＣＭＯＳ非门构成的电路，本次设计采用了后一种。
如图（b）所示，由ＣＭＯＳ非门Ｕ１与晶体、电容和电阻构成晶体振荡器电路，Ｕ２实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。
数电课设-数字钟
数字钟一．基本功能1、设计一个数字钟，能够显示当前时间，分别用6个数码管显示小时、分钟、秒钟的时间，秒针的计数频率为1Hz，可由系统脉冲分频得到。
2、在整点进行提示，可通过LED闪烁实现，闪烁频率及花型可自己设计。
3、能够调整小时和分钟的时间，调整的形式为通过按键进行累加。
4、具有闹钟功能，闹钟时间可以任意设定（设定的形式同样为通过按键累加），并且在设定的时间能够进行提示，提示同样可以由LED闪烁实现。
二．扩展功能1、设计模式选择计数器，通过计数器来控制各个功能之间转换。
2、调整当前时间以及闹钟时间，在按键累加的功能不变的基础上，增加一个功能，即当按住累加键超过3秒，时间能够以4Hz的频率累加。
3、用LCD液晶屏来显示当前时间及功能模式。
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity clock isport(clk: in std_logic; --27M晶振key3,key2,key0: in std_logic:='1'; --时、分、模式按钮，下降沿触发ledg: o ut std_logic_vector(2 downto 0):="000"; --整点提示ledr: out std_logic_vector(2 downto 0):="000"; --闹铃hex7,hex6,hex5,hex4,hex3,hex2,hex0,hex1: out std_logic_vector(6 downto 0) --数码管显示);end;architecture a of clock issignal x: integer range 1 to 13500000:=1; --记27M的上升沿个数signal clka: std_logic; --1HZsignal temp1,temp2,temp3,temp4,temp5,temp6: std_logic_vector(3 downto 0):="0000"; --时分秒走时signal xianshi1,xianshi2,xianshi3,xianshi4,xianshi5,xianshi6:std_logic_vector(3 downto 0):="0000"; --数码管显示signal temp0: std_logic_vector(1 downto 0):="00"; --模式显示signal tfen1,tfen2,tshi1,tshi2,nfen1,nfen2,nshi1,nshi2: std_logic_vector(3 downto 0); --调时和闹铃时的分、时的个位和十位signal naoling1,naoling2,naoling3,naoling4: std_logic_vector(3 downto 0); --闹铃调时时的显示begin--分频，产生1HZ的时钟process(clk)beginif clk'event and clk='1' thenx<=x+1;if x=13500000 thenclka<=not clka; --27M每13500000个上升沿clka取反x<=1;end if;end if;end process;--模式选择器，用按键控制，有0、1、2 三种模式process(key0)beginif key0'event and key0='0' thenif temp0="10" then --模式2时，再按键则进入模式0temp0<="00";elsetemp0<=temp0+1;end if;end if;end process;--模式用数码管显示process(temp0)begincase temp0 iswhen "00" => hex0<="1000000";--显示0when "01" => hex0<="1111001";--显示1when "10" => hex0<="0100100";--显示2when others => hex0<="0000000";--显示全亮end case;end process;--模式1时，调时，调节时钟的分process(key2,temp0)beginif temp0="01" thenif key2'event and key2='0' thenif tfen1="1001" then --个位到9，十位加1if tfen2="0101" then --加到59，则归零tfen1<="0000";tfen2<="0000";elsetfen2<=tfen2+1;tfen1<="0000";end if;elsetfen1<=tfen1+1;end if;end if;end if;end process;--模式1时，调时，调节时钟的时process(key3,temp0)beginif temp0="01" thenif key3'event and key3='0' thenif tshi1="1001" then ----个位到9，十位加1tshi1<="0000";tshi2<=tshi2+1;elsif tshi1="0011" and tshi2="0010" then --到23，则归零tshi1<="0000";tshi2<="0000";elsetshi1<=tshi1+1;end if;end if;end if;end process;--模式2时，设定闹铃，设定时钟的分process(key2,temp0)beginif temp0="10" thenif key2'event and key2='0' thenif nfen1="1001" then ----个位到9，十位加1if nfen2="0101" then --加到59，则归零nfen1<="0000";nfen2<="0000";elsenfen2<=nfen2+1;nfen1<="0000";end if;elsenfen1<=nfen1+1;end if;end if;end if;end process;--模式2时，设定闹铃，设定时钟的时process(key3,temp0)beginif temp0="10" thenif key3'event and key3='0' thenif nshi1="1001" then ----个位到9，十位加1nshi1<="0000";nshi2<=nshi2+1;elsif nshi1="0011" and nshi2="0010" then --到23，则归零nshi1<="0000";nshi2<="0000";elsenshi1<=nshi1+1;end if;end if;end if;end process;--三种模式间的显示及传递process(clka,temp0)beginif temp0="01" then --模式1时，传递调时的时，分temp3<=tfen1;temp4<=tfen2;temp5<=tshi1;temp6<=tshi2;xianshi3<=temp3; --模式1时，显示时，分xianshi4<=temp4;xianshi5<=temp5;xianshi6<=temp6;elsif temp0="10" then --模式2时，传递闹铃的时，分naoling1<=nfen1;naoling2<=nfen2;naoling3<=nshi1;naoling4<=nshi2;xianshi3<=naoling1; --模式2时，显示闹铃的时，分xianshi4<=naoling2;xianshi5<=naoling3;xianshi6<=naoling4;elsifclka'event and clka='1' then --正常走时，即temp0=00if temp1="1001" then --秒的个位到9，十位加1if temp2="0101" then --秒到59，则归零，分的个位加1temp1<="0000";temp2<="0000";temp3<=temp3+1;if temp3="1001" then --分的个位到9，十位加1if temp4="0101" then --分到59，则归零，时的个位加1temp3<="0000";temp4<="0000";temp5<=temp5+1;if temp5="1001" then --时的个位到9，十位加1temp5<="0000";temp6<=temp6+1;elsif temp5="0011" and temp6="0010" then --时到23，则归零temp5<="0000";temp6<="0000";end if;elsetemp3<="0000";temp4<=temp4+1;end if;elsetemp3<=temp3+1;end if;elsetemp1<="0000";temp2<=temp2+1;end if;elsetemp1<=temp1+1;end if;----到设置的闹铃时则ledr(0--2)三个灯亮，一分钟后熄灭if temp3=naoling1 and temp4=naoling2 and temp5=naoling3 and temp6=naoling4 thenledr<="111";elseledr<="000";end if;----到整点时时则ledg(0--2)三个灯亮，一分钟后熄灭if temp3="0000" and temp4="0000" thenledg<="111";elseledg<="000";end if;--将走时传递给显示译码xianshi1<=temp1;xianshi2<=temp2;xianshi3<=temp3;xianshi4<=temp4;xianshi5<=temp5;xianshi6<=temp6;end if;end process;----数码管显示译码process(xianshi1,xianshi2,xianshi3,xianshi4,xianshi5,xianshi6) begincase xianshi1 iswhen "0000" => hex2<="1000000";when "0001" => hex2<="1111001";when "0010" => hex2<="0100100";when "0011" => hex2<="0110000";when "0100" => hex2<="0011001";when "0101" => hex2<="0010010";when "0110" => hex2<="0000010";when "0111" => hex2<="1111000";when "1000" => hex2<="0000000";when "1001" => hex2<="0010000";when others => hex2<="1000000";end case;case xianshi2 iswhen "0000" => hex3<="1000000";when "0001" => hex3<="1111001";when "0010" => hex3<="0100100";when "0011" => hex3<="0110000";when "0100" => hex3<="0011001";when "0101" => hex3<="0010010";when others => hex3<="1000000";end case;case xianshi3 iswhen "0000" => hex4<="1000000";when "0001" => hex4<="1111001";when "0010" => hex4<="0100100";when "0011" => hex4<="0110000";when "0100" => hex4<="0011001";when "0101" => hex4<="0010010";when "0110" => hex4<="0000010";when "0111" => hex4<="1111000";when "1000" => hex4<="0000000";when "1001" => hex4<="0010000";when others => hex4<="1000000";end case;case xianshi4 iswhen "0000" => hex5<="1000000";when "0001" => hex5<="1111001";when "0010" => hex5<="0100100";when "0011" => hex5<="0110000";when "0100" => hex5<="0011001";when "0101" => hex5<="0010010";when others => hex5<="1000000";end case;case xianshi5 iswhen "0000" => hex6<="1000000";when "0001" => hex6<="1111001";when "0010" => hex6<="0100100";when "0011" => hex6<="0110000";when "0100" => hex6<="0011001";when "0101" => hex6<="0010010";when "0110" => hex6<="0000010";when "0111" => hex6<="1111000";when "1000" => hex6<="0000000";when "1001" => hex6<="0010000";when others => hex6<="1000000";end case;case xianshi6 iswhen "0000" => hex7<="1000000";when "0001" => hex7<="1111001";when "0010" => hex7<="0100100";when others => hex7<="1000000";end case;hex1<="1111111"; ---关闭hex1数码管end process;end;。
数字时钟数电课程设计
数电课程设计报告目录第一章数字钟设计原理及组成框图〃〃〃〃〃〃〃〃〃〃〃〃31.1 工作原理〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃31.2 设计要点〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃41.3 组成框图〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃4 第二章数字时钟单元电路设计〃〃〃〃〃〃〃〃〃〃〃〃〃〃42.1 振荡器电路〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃42.2 计数器〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃62.3 译码显示〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃72.4 时分秒计时电路的设计〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃82.5 手动校时〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃9 第三章总电路设计图〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃9 第四章硬件安装与调试〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃114.1 硬件各部分的测试〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃114.2 硬件安装〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃11 第五章心得与体会〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃12第六章附录〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃〃13第一章数字钟设计原理及组成框图1.1工作原理数字电子钟实际上是一个对标准频率（1HZ）进行计数的计数电路。
由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。
通常使用振荡器电路构成数字钟。
数字电子钟是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装臵。
它的计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能和报时等附加功能。
因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器，校时电路、报时电路和振荡器组成。
干电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路组成。
秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用振荡器加分频器来实现。
数电课程设计数字钟
数电课程设计数字钟一、课程目标知识目标：1. 理解数字钟的基本原理和组成，掌握数字电路基础知识；2. 学会运用组合逻辑电路设计数字钟的时、分、秒显示部分；3. 掌握数字钟的计时功能，了解其工作过程和调试方法；4. 了解数字钟在实际应用中的优势，如精确度、稳定性等。
技能目标：1. 能够运用所学知识，设计并搭建一个简单的数字钟电路；2. 培养动手实践能力，学会使用相关仪器、工具进行电路搭建和调试；3. 提高问题解决能力，能够分析并解决数字钟运行过程中出现的问题；4. 学会团队协作，与他人共同完成课程设计任务。
情感态度价值观目标：1. 培养学生对电子技术的兴趣，激发创新意识；2. 培养学生的耐心、细心和责任心，养成良好的学习习惯；3. 引导学生关注科技发展，认识数字技术在实际生活中的应用；4. 培养学生的环保意识，注意电子垃圾的处理和回收。
课程性质：本课程为实践性较强的课程，注重培养学生的动手能力和实际操作技能。
学生特点：学生已具备一定的数字电路基础知识，具有较强的求知欲和动手欲望。
教学要求：结合课程性质和学生特点，采用理论教学与实践操作相结合的方式，注重启发式教学，引导学生主动参与课程设计过程，提高学生的实践能力和创新能力。
通过课程目标的分解，确保学生能够达到预定的学习成果，为后续的教学设计和评估提供依据。
二、教学内容1. 数字钟原理及组成- 了解数字钟的基本工作原理- 掌握数字钟的各个组成部分，如振荡器、分频器、计数器、显示电路等2. 组合逻辑电路设计- 学习组合逻辑电路的设计方法- 应用组合逻辑电路设计数字钟的时、分、秒显示部分3. 数字电路基础知识- 复习数字电路基础知识，如逻辑门、触发器、计数器等- 了解不同类型数字电路的特点和应用4. 数字钟电路搭建与调试- 学习数字钟电路的搭建方法- 掌握数字钟电路的调试技巧，分析并解决常见问题5. 教学内容安排与进度- 第一周：数字钟原理及组成，数字电路基础知识复习- 第二周：组合逻辑电路设计，数字钟显示部分设计- 第三周：数字钟电路搭建，初步调试- 第四周：数字钟电路调试，优化与改进6. 教材章节及内容列举- 教材第三章：数字电路基础- 教材第四章：组合逻辑电路- 教材第五章：时序逻辑电路- 教材第六章：数字钟设计与实践教学内容科学、系统，注重理论与实践相结合，以学生动手实践为主，充分调动学生的积极性，培养实际操作能力。
数电课程设计报告(数字时钟)
课题三、数字电子钟设计一：设计要求：（1）、准确计时，以数字形式显示时、分、秒的时间。
（2）、小时计时采用24进制的计时方式，分、秒采用60进制的计时方式。
（3）、具有快速校准时、分、秒的功能。
二：总体参考方案该系统的工作原理是：振荡器产生的稳定高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲。
秒计数器计满60后向分计数器进位，分计数计满60后向小时计数器进位，小时计数器按照“24翻1”规律计数。
计数器输出经译码器送显示器。
计时出现误差时可以用校时电路进行较时、校分、校秒。
三：单元电路设计1. 秒脉冲发生器用555定时器构成秒脉冲发生器如图3.1所示图3.1 555定时器构成的秒脉冲发生器1.1555定时器555的工作原理它含有两个电压比较器，一个基本RS触发器，一个放电开关T，比较器的参考电压由三只5KΩ的电阻器构成分压，它们分别使高电平比较器C1同相比较端和低电平比较器C2的反相输入端的参考电平为2VCC/3和VCC/3。
C1和C2的输出端控制RS触发器状态和放电管开关状态。
当输入信号为低电平时，触发器复位，555的输出端3脚输出低电平，同时放电，开关管导通；当输入信号自2脚输入并低于VCC/3时，触发器置位，555的3脚输出高电平，同时放电，开关管截止。
Vco是控制电压端（5脚），当5脚外接一个输入电压，即改变了比较器的参考电平，从而实现对输出的另一种控制，在不接外加电压时，通常接一个0.01微法的电容器到地，起滤波作用，以消除外来的干扰，以确保参考电平的稳定。
T为放电管，当T导通时，将给接于脚7的电容器提供低阻放电电路.图3.1.1 555定时器的电路结构及其引脚图3.1.2 555电路的引脚功能2. 秒、分、时计数器秒、分计数器分和秒计数器都是模数M=60的计数器，其计数规律为00---01---…58---59---00…选74LS161作十位及个位计数器，再将它们级联组成模数M=60的计数器.图2.1 秒、分计时器图2.2 74LS161引脚图管脚图介绍：时钟CP和四个数据输入端P0~P3清零/MR使能CEP，CET置数PE数据输出端Q0~Q3以及进位输出TC. (TC=Q0·Q1·Q2·Q3·CET*SR PE CET CEP工作模式L X X X RESET (Clear)清零H L X X LOAD (Pn Qn)置数H H H H COUNT (Increment)计数H H L X NO CHANGE (Hold)保持（不变）H H X L NO CHANGE (Hold)保持（不变）图2.3 74LS161选择开关方式真值表时计数器时计数器是一个“24翻1”的特殊进制计数器，即当数字钟运行到24时59分59秒，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为01时00分00秒，实现日常生活中的计时规律。
电子数字时钟课程设计报告（数电）
电子数字时钟课程设计报告（数电）第一篇：电子数字时钟课程设计报告(数电)数字电子钟的设计1.设计目的数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
因此，我们此次设计数字钟就是为了了解数字钟的原理，从而学会制作数字钟。
而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法。
且由于数字钟包括组合逻辑电路和时叙电路。
通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。
1.1设计指标1.时间以12小时为一个周期；2.显示时、分、秒；3.具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； 1.2 设计要求1、电路设计原理说明2、硬件电路设计(要求画出电路原理图及说明)3、实物制作：完成的系统能达到题目的要求。
4、完成3000字的课程设计报告2.功能原理2.1 数字钟的基本原理数字电子钟由信号发生器、“时、分、秒”计数器、LED数码管、校时电路、整点报时电路等组成。
工作原理为时钟源用以产生稳定的脉冲信号，作为数字种的时间基准，要求震荡频率为1HZ，为标准秒脉冲。
将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。
“分计数器”也采用60进制计数器，每累计60分，发出一个“时脉冲”信号，该信号将被送到“时计数器”。
“时计数器”采用24进制计数器，可以实现24小时的累计。
LED数码管将“时、分、秒”计数器的输出状态显示。
校时电路是来对“时、分、秒”显示数字进行校对调整。
2.2 原理框图3.功能模块3.1 振荡电路多谐振荡器也称无稳态触发器，它没有稳定状态，同时无需外加触发脉冲，就能输出一定频率的矩形波形（自激振荡）。
数字电路课程设计之数字钟
一﹑设计说明及任务书数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
经过一个学期的学习我对Protel Dxp这门课程有了基本的了解,也为了更好掌握和加深对数字电路的认识,更好地掌握数字电路的设计方法和计数器的扩展级联方法,我开始了一个有关数字钟的课程设计,设计一个利用计数器,译码器,显示系统等构成的数字钟. . 一．基本目的：训练学生运用本课程所学理论及专业知识，经收集课题相关资料、确定方案、具体完成设计等过程，扩大学生的专业视野、巩固所学知识、提高动手能力及培养学生独立思考、钻研并解决问题的工作作风。
二．设计内容：数字钟三．设计要求：●具有时、分、秒显示功能的数字时钟。
●能用层次电路图画原理图。
四．设计目的：●掌握数字集成电路的设计方法和调试方法。
●掌握计数器、加法器、半导体数码管显示器与七段码显示译码器的使用。
二﹑电路设计原理数字钟是电子台历的主要构成部分。
而数字钟一般由振荡器、分频器、译码器、显示器等几部分组成。
原理图如下：1.秒信息发生器图(1)图(1)所示的以NE555N构成的振荡器,利用调节外部电阻及电容的大小使其振荡周期为1秒,做成一个频率为1HZ 的秒信号发生器,接到计数输入端,信号就通过译码器显示出来.2.计数器秒,分计时分别用两片74LS160接成六十进制计数器,而时计数则接成十二进制(见原理图).3.译码和显示电路译码就是把给定代码进行翻译，变成相应状态，用于驱动LED七段数码管，只要在它的输入端输入数码，七段数码管就显示十进制数字(见原理图)。
4.电路原理图图(2)图(3)图(4)图(5)三﹑电路仿真仿真设置如图(6)所示:仿真图象如图(7)所示:图(6)图(7)设计体会在这次课程设计中我补回了前段时间在学习上的缺漏部分，学会和深刻了数字电路中部分芯片的功能和运用。
同时在课程设计中使我对数字电子电路和Protel的兴趣也大大地提高。
数电课程设计报告数字钟的设计
数电课程设计报告第一章设计背景与要求设计要求第二章系统概述设计思想与方案选择各功能块的组成工作原理第三章单元电路设计与分析各单元电路的选择设计及工作原理分析第四章电路的组构与调试遇到的主要问题现象记录及原因分析解决措施及效果功能的测试方法,步骤,记录的数据第五章结束语对设计题目的结论性意见及进一步改进的意向说明总结设计的收获与体会附图电路总图及各个模块详图参考文献第一章设计背景与要求一．设计背景与要求在公共场所,例如车站、码头,准确的时间显得特别重要,否则很有可能给外出办事即旅行袋来麻烦;数字钟是一种用数字电路技术实现时、分、秒计时的装置,与机械式时钟相比具有更高的准确度和直观性,且无机械装置,具有更长的使用寿命,因此得到了广泛的使用;数字钟是一种典型的数字电路,包括了组合逻辑电路和时序电路;设计一个简易数字钟,具有整点报时和校时功能;1以四位LED数码管显示时、分,时为二十四进制;2时、分显示数字之间以小数点间隔,小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时;3整点报时采用蜂鸣器实现;每当整点前控制蜂鸣器以低频鸣响4次,响1s、停1s,直到整点前一秒以高频响1s,整点时结束;4才用两个按键分别控制“校时”或“校分”;按下校时键时,是显示值以0~23循环变化；按下“校分”键时,分显示值以0~59循环变化,但时显示值不能变化;二．设计要求电子技术是一门实践性很强的课程,加强工程训练,特别是技能的培养,对于培养学生的素质和能力具有十分重要的作用;在电子信息类本科教学中,课程设计是一个重要的实践环节,它包括选择课题、电子电路设计、组装、调试和编写总结报告等实践内容;通过本次简易数字钟的设计,初步掌握电子线路的设计、组装及调试方法;即根据设计要求,查阅文献资料,收集、分析类似电路的性能,并通过组装调试等实践活动,使电路达到性能要求;第二章系统概述设计思想与方案选择方案一 ,利用数字电路中学习的六十进制和二十四进制计数器和三八译码器来实现数字中的时间显示;方案二,利用AT89S51单片机和74HC573八位锁存器以及利用C语言对AT89S51进行编程来实现数字钟的时间显示;由于方案一通过数电的学习我们都比较熟悉,而方案二比较复杂,涉及到比较多我们没学过的内容,所以选择方案一来实施;简易数字钟电路主体部分是三个计数器,秒、分计数器采用六十进制计数器,而时计数器采用二十四进制计数器,其中分、时计数器的计数脉冲由校正按键控制选择秒、分计数器的溢出信号或校正10Hz计数信号;计数器的输出通过七段译码后显示,同时通过数值判断电路控制蜂鸣器报时;各功能块的组成分频模块,60进制计数器模块,24进制计数器模块,4位显示译码模块,正点报时电路模块,脉冲按键消抖动处理模块工作原理一．简易数字钟的基本工作原理是对1Hz标准频率秒脉冲进行计数;当秒脉冲个数累计满60后产生一个分计数脉冲,而分计数脉冲累计满60后产生一个时计数脉冲,电路主要由3个计数器构成,秒计数和分计数为六十进制,时计数为二十四进制;将FPGA开发装置上的基准时钟OSC作为输入信号通过设计好的分频器分成1Hz~10MHz8个10倍频脉冲信号;1Hz的脉冲作为秒计数器的输入,这样实现了一个基本的计时装置;通过4位显示译码模块,可以显示出时间;时间的显示范围为00时00分~23时59分;二．当需要调整时间时,可使用数字钟的时校正和分校正进行调整,数字钟中时、分计数器都有两个计数脉冲信号源,正常工作状态时分别为时脉冲和分脉冲；校正状态时都为5~10Hz的校正脉冲;这两种状态的切换由脉冲按键控制选择器的S 端来实现;为了更准确的设定时间,需要对脉冲按键进消抖动处理;三．电路在整点前10 秒钟内开始控制蜂鸣器报时,可采用数字比较器或逻辑门判断分、秒计数器的状态码值,以不同频率的脉冲控制蜂鸣器的鸣响;第三章单元电路设计与分析各单元电路的选择1分频模块,设计一个8级倍率为10 的分频电路,输出频率分别为1Hz 、10Hz、100 Hz、1k Hz、10k Hz、100k Hz、1 MHz、10MHz8组占空比为50%的脉冲信号;260进制计数器模块,采用两片74161级联;324进制计数器模块,采用两片74161级联;44位显示译码模块,由分频器,计数器,数据选择器,七段显示译码,3-8线译码器构成一个4位LED数码显示动态扫描控制电路;其中4位计数器用74161,数据选择器用74153,七段显示译码器部分采用AHDL硬件描述语言设计;5正点报时电路模块,该模块采用与门和数据选择器74153构成6脉冲按键消抖动处理模块,采用D触发器实现消抖动,从而能够比较精确地设定时间;设计及工作原理分析1分频模块要输出8级频率差为10倍的分频电路,可采用十进制计数器级联实现;集成十进制计数器的类型很多,比较常用的有74160、74162、74190、74192和7490等;这里采用7490来实现分频,7490是二-五-十进制加计数器,片上有一个二进制计数器和一个异步五进制计数器;QA是二进制加计数器的输出,QB、QC、QD是五进制加计数器的输出,位序从告到低依次为D,C,B;该分频器一共用到7片7490,初始信号输入到第一片7490的CLKB 端口,QD输出端连接到CLKA端,作为输入,从QA引出1MHz的output端口,并引线到第二片7490的CLKB端口,依此类推,直到第七片7490连接完成如附图所示;每片7490相当于一个五进制计数器和一个二进制计数器级联实现了十进制加计数,从而实现分频;分频模块图如图所示分频模块内部结构图如下图所示260进制计数器模块采用两片74161级联,如图,下面一片74161做成十进制的,初始脉冲从CLK输入,ENT和ＥＮＰ都接高电平,而QD与QA用作为与非门的两个输入,与非门输出分别连接到自身的LDN端与上面一片74161的CLK端；上面一片74161的QC和QA端作为与非门的两个输入通过输出连接到自身的LDN,ENT 和ENP接高电平;下面一片实现从0000到1001即0~9十个状态码的计数,当下面一片为1001状态时,自身的LDN为低电平,此时QD,QC,QB,QA的状态恢复到0000,即从0开始从新计数,而上面一片74161的CLK电平改变,上面一片74161开始计数为0001,实现从0000~到0101即0到5六个状态码的计数,当上面一片状态为0101时,LDN为低电平,此时计数器为0000;这样子通过两片74161就实现了一个六十进制计数器;下图为六十进制计数器模块的示意图由六十进制计数模块构成的秒分计数如下图,下面那块六十进制技术模块表示为妙,上面那块六十进制计数模块表示为分;当妙计数模块的状态为0101 1001时,向分计数模块进位, 即通过74153M的输入C1,此时74153M输出接到分计数模块的输入端 ,通过74153M作为选择器,实现进位控制;324进制计数器模块采用两片74161级联,如图,下面一片74161做成十进制的,初始脉冲从CLK输入,ENT和ＥＮＰ都接高电平,而QD与QA用作为与非门的两个输入分别连接到自身的LDN端与上面一片74161的CLK端；上面一片74161的QB非门的一个输入通过输出连接到自身的LDN,ENT 和ENP接高电平,并且上面74161的QB端和下面一块74161的QC端通过与非门输出接到两片74161的清零端CLRN;下面一片实现从0000到1001即0~9十个状态码的计数,当下面一片为1001状态时,自身的LDN为低电平,此时QD,QC,QB,QA的状态恢复到0000,即从0开始从新计数,而上面一片74161的CLK电平改变,上面一片74161开始计数为0001,实现从0000~到0010即0到2三个状态码的计数,当上面一片状态为0010即2时,下面一片状态为0100即4时,两块74161的CLRN为低电平,此时两块74161的状态都为0000,即实现了23时过后显示00时;这样子通过两片74161就实现了一个24进制计数器;下图为24进制计数器模块示意图由二十四进制计数模块构成的时计数模块如图,下面那块六十进制技术模块表示为分,上面那块24进制计数模块表示为时;当分计数模块的状态为0101 1001时,向时计数模块进位, 即通过74153M的输入C1,此时74153M输出接到时计数模块的输入端 ,通过74153M作为选择器,实现进位控制;二十四进制计数模块构成的时计数模块44位显示译码模块由分频器,计数器,数据选择器,七段显示译码,3-8线译码器构成一个4位LED数码显示动态扫描控制电路;4位计数器由74161构成;如下图所示74161构成的4位计数器数据选择器采用两片74153 和一片74153M两片74153实现连在一起实现对四个数字的选择,而一片74153M实现对小数点的选择;如下图所示74153M构成的数据选择器两片74153构成的数据选择器七段显示译码器部分采用AHDL硬件描述语言设计,语句如下：subdesign ymqdata_in3..0 :input;a,b,c,d,e,f,g :output;begintabledata_in3..0 =>a,b,c,d,e,f,g;b"0000" =>1,1,1,1,1,1,0;b"0001" =>0,1,1,0,0,0,0;b"0010" =>1,1,0,1,1,0,1;b"0011" =>1,1,1,1,0,0,1;b"0100" =>0,1,1,0,0,1,1;b"0101" =>1,0,1,1,0,1,1;b"0110" =>0,0,1,1,1,1,1;b"0111" =>1,1,1,0,0,0,0;b"1000" =>1,1,1,1,1,1,1;b"1001" =>1,1,1,0,0,1,1;b"1010" =>1,1,1,0,1,1,1;b"1011" =>0,0,1,1,1,1,1;b"1100" =>1,0,0,0,1,1,0;b"1101" =>0,1,1,1,1,0,1;b"1110" =>1,0,0,1,1,1,1;b"1111" =>1,0,0,0,1,1,1;end table;end;整个四位显示译码模块如图所示5正点报时电路模块该模块采用与门和数据选择器74153构成,如下图所示;7个输入端口的与门控制A,当时间在59分51s,53s,55s,57s,59s的时候,A为高电平1,当秒的个位数为9时,B为高电平1,A为1,B为0时,输出C1低频率信号,A为1,B为1时输出C3高频率信号,实现整点的不同频率的报时电路;整点报时电路模块6脉冲按键消抖动处理模块采用D触发器实现消抖动,从而能够精确地设定时间;校正状态为5HZ的校正脉冲,分频器输出的10HZ通过T触发器得到5HZ的校正脉冲;如图脉冲按键消抖动处理模块通过T触发器得到的5HZ校正脉冲第四章电路的组构与调试遇到的主要问题1在用74161做二十四进制计数器时,没有深入考虑,打算采用第一片六进制,第二片四进制级联而成,结果出现问题;2时、分调整按键没有安装消抖动装置;3在设置简易数字钟的分时,时计数器也会进;现象记录及原因分析1虽然也能够计数实现二十四进制,但是不能与七段显示译码器配合使用,不能显示直观的数值,这样给用户带来不便;2在下载调试的时候,我要进行时分调整,但是有时按一下子脉冲键会进两个数值,这样子给时分的设置带来了麻烦,原因是按键没有采用消抖动装置;3在调试的时候,打算通过按键调整分,但是发现时计数器也会进位,这就不符合要求了,原因是调整分时,各计数器都按正常状况在计数,所以会按正常情况产生进位;解决措施及效果1仍然采用两片74161,第一片可以从0~9,第二片只能从0~2,而且当第二片为2的时候,第一片到4的话就都清零复位,这样不仅实现了二十四进制计数器,而且能与七段显示译码器配合使用,直观的显示数字;2在脉冲控制按键上加上了D触发器,这样子可以达到消抖动的效果;3加上选择器,把两路信号分开,当调整分的时候,不对时计数器产生进位,这样子就不会产生十进位了,解决了这个问题;功能的测试方法、步骤,记录的数据1简易数字钟的测试,将电路图连好后,分析与综合,仿真,编译,下载到仪器上,表示秒的小数点按1Hz,占空比50%跳动,分从0~59计数,分过了59后,向时计数器进1;2整点点报时功能的测试,到了整点,即59分51s,53s,55s,57s时蜂鸣器低频率间断性鸣响,59分59秒时,蜂鸣器高频率鸣响一次;3时、分调整功能的测试,按分调整键,分按一定的频率逐次加一,但是时显示不变；按时调整键,时按一定的频率逐次加一,但是分显示不变;第五章结束语对设计题目的结论性意见及进一步改进的意向说明简易数字钟的设计中,主要运用了分频器,六十进制计数器,二十四进制计数器,动态扫描显示电路,选择器,按键消抖以及门电路等数字电路方面的知识;可以在简易数字钟的基础上加上24小时和12小时转换功能,秒表功能,闹钟功能,这样更能满足人们的使用需求;总结设计的收获与体会简易数字钟的设计及实验当中,我坚持了下来,上学期的数电我学的并不好,而且对软件应用的接受能力不强,刚开始的时候做的很慢,看到别人都做好了,心里比较着急,于是,我找出了数电课本,复习所涉及的知识点,并练习所学软件,终于有了进步,可以更上同学们的进度,但数字钟的设计一直困扰我,看到别人拓展功能都做好了,自己基本的都还没做好,心里很急;在设计的过程中,碰到了很多的困难,遇到了很多问题,不断地思考与尝试,以及向同学和老师请教,但还是没能完全设计好,以后有时间还得多去实验室尝试,争取做好一些拓展功能;通过这次设计,对上学期学习的数字电路的相关知识得到了复习和巩固,也查阅了一些相关的资料,也加深了我对数字电路应用的理解,总之这次的电子技术课程设计受益匪浅;参考文献：基于FPGA的数字电路系统设计西安电子科技大学出版社数字电子技术基础电子工业出版社数字电路与逻辑设计实验及应用人民邮电出版社附图1.分频模块分频器仿真波形下图为分频器线路图2.60进制计数器模块60进制计数器仿真波形3.24进制计数器模块24进制计数器仿真波形4. 4位显示译码模块七段显示译码器模块七段显示译码器部分采用AHDL硬件描述语言设计,语句如下：subdesign ymqdata_in3..0 :input;a,b,c,d,e,f,g :output;begintabledata_in3..0 =>a,b,c,d,e,f,g;b"0000" =>1,1,1,1,1,1,0;b"0001" =>0,1,1,0,0,0,0;b"0010" =>1,1,0,1,1,0,1;b"0011" =>1,1,1,1,0,0,1;b"0100" =>0,1,1,0,0,1,1;b"0101" =>1,0,1,1,0,1,1;b"0110" =>0,0,1,1,1,1,1;b"0111" =>1,1,1,0,0,0,0;b"1000" =>1,1,1,1,1,1,1;b"1001" =>1,1,1,0,0,1,1;b"1010" =>1,1,1,0,1,1,1;b"1011" =>0,0,1,1,1,1,1;b"1100" =>1,0,0,0,1,1,0;b"1101" =>0,1,1,1,1,0,1;b"1110" =>1,0,0,1,1,1,1;b"1111" =>1,0,0,0,1,1,1;end table;end;整个4位显示译码模块四位显示译码模块。
数字电路课程设计数字时钟报告
数字电路课程设计数字时钟报告数字电路课程设计数字时钟介绍•数字电路课程设计是一门重要的电子工程课程，旨在培养学生在数字电路设计领域的能力和技巧。
•数字时钟是数字电路设计项目中一个典型的案例，可以通过该项目加深对数字电路原理和实践的理解。
设计目标•开发一个功能完备、性能稳定的数字时钟电路。
•通过数字时钟项目，培养学生的数字电路设计能力、团队合作能力和解决问题的能力。
设计步骤1.分析需求：确定数字时钟的功能和性能要求，例如显示精度、时钟模式、闹钟功能等。
2.确定器件：根据设计需求，选择适合的数字电路和组件，如时钟发生器、计数器、显示器等。
3.设计电路原理图：根据需求和选择的器件，绘制数字时钟的电路原理图。
4.进行逻辑设计：使用数字逻辑门和触发器等器件，实现数字时钟的各个功能模块。
5.进行测试：将电路搭建并连接，对数字时钟进行功能和性能测试。
6.优化和修改：根据测试结果，优化和修改电路设计，确保数字时钟的稳定性和可靠性。
7.编写报告：总结设计过程，记录问题和解决方案，描述数字时钟的设计和实现。
设计要点•确保数字时钟的显示精度和稳定性，避免数字闪烁或误差较大。
•采用合适的计数器和时钟发生器，确保数字时钟能准确计时和显示时间。
•考虑数字时钟的功耗和可靠性，选择适合的电源和元器件。
•在设计中考虑数字时钟的扩展性和功能性，如增加闹钟、温湿度显示等功能。
结论•数字时钟设计是数字电路课程中有趣而实用的项目，能够培养学生的实践能力和创造力。
•通过数字时钟项目，学生可以通过实践掌握数字电路设计的方法和技巧，提高解决问题的能力和团队协作能力。
•数字时钟设计也是一个不断优化和改进的过程，通过反复测试和修改，可以得到一个性能稳定、功能完备的数字时钟电路。
数电数字钟课程设计
数电数字钟课程设计一、课程目标知识目标：1. 理解数字时钟的基本原理，掌握数字电路基础知识；2. 学会使用集成门电路设计简单的数字电路，并能正确读取数字时钟电路图；3. 掌握数字时钟各模块（如秒脉冲发生器、计数器、译码器等）的功能及相互关系。
技能目标：1. 能够运用所学知识，设计并搭建一个简易的数电数字钟；2. 培养学生动手实践能力，学会使用相关仪器、工具进行电路连接和调试；3. 提高学生的问题分析和解决能力，能够针对数字时钟故障进行排查和修复。
情感态度价值观目标：1. 激发学生对电子技术的兴趣，培养创新意识和团队合作精神；2. 培养学生严谨、细心的学习态度，养成良好的学习习惯；3. 增强学生对科技发展的关注，认识数字电路在实际应用中的价值。
分析课程性质、学生特点和教学要求，本课程目标旨在使学生在掌握数字电路基础知识的基础上，通过实际操作和设计，提高实践能力和创新意识，培养团队合作精神。
课程目标具体、可衡量，便于教师进行教学设计和评估。
在此基础上，将目标分解为具体的学习成果，为后续教学提供明确的方向。
二、教学内容1. 数字电路基础知识回顾：逻辑门电路、触发器、计数器等基本概念和工作原理。
2. 数字时钟原理：介绍数字时钟的构成、工作原理及各模块功能，如秒脉冲发生器、分频器、计数器、译码器等。
3. 教学案例：选用教材中相关的数字时钟案例，分析其电路原理和设计方法。
- 章节关联：第三章“组合逻辑电路”和第四章“时序逻辑电路”- 列举内容：3.2节“集成门电路”、4.3节“触发器”和4.4节“计数器”4. 实践操作：指导学生使用面包板、集成块等工具，搭建一个简易的数电数字钟。
- 进度安排：实践操作分为两个阶段，第一阶段为电路设计和搭建，第二阶段为电路调试和优化。
5. 故障排查与修复：教授学生针对数字时钟常见故障进行分析和解决的方法。
6. 课后拓展：引导学生关注数字电路在实际应用中的新技术和新发展。
教学内容根据课程目标进行选择和组织，确保科学性和系统性。
数字钟数字电子课程设计
数字钟数字电子课程设计一、课程目标知识目标：1. 理解数字钟的基本原理，掌握数字电子技术的基本概念。
2. 学会使用集成电路芯片，了解其功能及在数字钟中的应用。
3. 掌握数字钟各模块（如秒表、时钟、闹钟等）的工作原理及其相互关系。
技能目标：1. 能够运用所学知识设计简单的数字钟电路，具备实际操作能力。
2. 学会使用相关软件（如Multisim、Proteus等）进行电路仿真，提高实践技能。
3. 培养团队协作能力，学会与他人共同分析问题、解决问题。
情感态度价值观目标：1. 培养学生对数字电子技术的兴趣，激发学习热情，提高自主学习能力。
2. 培养学生严谨的科学态度，注重实践与理论相结合，养成良好的学习习惯。
3. 增强学生的环保意识，注重电子废弃物的合理处理，培养社会责任感。
本课程针对高年级学生，在已有电子技术知识的基础上，进一步深化对数字电子技术的理解。
课程性质为实践性、综合性，要求学生具备一定的理论基础和动手能力。
通过本课程的学习，旨在使学生在理论知识和实践技能上得到全面提升，培养具备创新精神和合作意识的高素质技术人才。
二、教学内容1. 数字电子技术基本原理回顾：逻辑门电路、触发器、计数器等。
2. 集成电路芯片介绍：集成电路的分类、功能及其在数字钟中的应用。
- 侧重于时钟芯片、计数器芯片、显示驱动芯片等。
3. 数字钟工作原理及模块设计：- 秒表模块：基于计时器/计数器的秒表设计。
- 时钟模块：时钟信号的产生、时序控制及时间调整。
- 闹钟模块：闹钟功能的设计与实现。
4. 数字钟电路设计与仿真：- 使用Multisim、Proteus等软件进行电路设计、仿真及调试。
- 熟悉电路图绘制、仿真分析及报告撰写。
5. 实际操作与制作：- 采购元器件、焊接组装数字钟电路板。
- 调试电路、测试功能、解决实际问题。
6. 教学内容的安排与进度：- 原理回顾与芯片介绍（2课时）。
- 数字钟模块设计（4课时）。
- 电路设计与仿真（4课时）。
数电课程设计--数字钟
目录摘要 (I)1 数字钟的构成 (1)2 数字钟单元电路的设计 (3)2.1 振荡器电路设计 (3)2.2 时间计数单元设计 (3)2.2.1 集成异步计数器74LS90. (3)2.2.2 用74LS90构成秒和分计数器电路 (5)2.2.3 用74LS90构成时计数器电路 (6)2.2.4 时间计数单元总电路 (6)2.3 译码显示单元电路设计 (7)2.3.1 译码器74LS48 (7)2.3.2 显示器LG5011AH (9)2.3.3 译码显示电路 (10)2.4 校时单元电路设计 (11)3 数字钟的实现电路及其工作原理 (12)4 电路的安装与调试 (13)5 课程设计心得体会 (14)参考文献 (15)附录1 (16)摘要数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。
数字电子钟，从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
数字电子钟有以下几部分组成：振荡器，分频器，60进制的秒、分计时器和24进制计时计数器，秒、分、时的译码显示部分及校正电路等。
采用74LS系列（双列直插式）中小规模集成芯片进行硬件的焊接。
关键词：数字钟振荡器计数器译码驱动1 数字钟的构成数字钟实际上是一个对标准频率(1HZ)进行计数的计数电路。
主要由振荡器、分频器、计数器、译码器显示器和校时电路组成。
振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，通常使用石英晶体震荡器，然后经过分频器输出标准秒脉冲，或者由555构成的多谐振荡器来直接产生1HZ的脉冲信号。
秒计数器满60后向分计数器进位，分计数器满60后向小时计数器进位，小时计数器按照“24翻1”规律计数。
计数器的输出分别经译码器送显示器显示。
由于计数的起始时间不可能与标准时间一致，故需要在电路上加一个校时电路，当计时出现误差时，可以用校时电路校时、校分。
数字电路时钟课程设计
数字电路时钟课程设计一、课程目标知识目标：1. 学生能理解数字电路时钟的基本原理，掌握时钟信号的组成与作用；2. 学生能掌握数字电路中基本触发器、计数器等组件的工作原理与应用；3. 学生能了解数字时钟电路的设计方法，并运用所学知识分析时钟电路的优缺点。
技能目标：1. 学生能够运用所学知识，设计简单的数字电路时钟；2. 学生能够通过实验操作，验证数字电路时钟的运行效果；3. 学生能够运用绘图软件绘制数字电路图，提高实际操作能力。
情感态度价值观目标：1. 学生在课程学习中，培养对数字电路的兴趣，激发探索精神；2. 学生在小组合作中，学会沟通、协作，培养团队精神；3. 学生能够认识到数字电路在日常生活和国家发展中的重要性，增强社会责任感。
分析课程性质、学生特点和教学要求，本课程将目标分解为以下具体学习成果：1. 学生能够独立完成数字电路时钟的设计与搭建；2. 学生能够通过实验报告、口头报告等形式，展示所学知识和技能；3. 学生在课程结束后，能够对数字电路时钟的发展趋势及其在现实生活中的应用有所了解。
二、教学内容本课程教学内容主要包括以下几部分：1. 数字电路基础知识：复习数字电路的基本概念、逻辑门电路、触发器等基础知识，为学习数字时钟电路打下基础。
2. 时钟信号与计时原理：介绍时钟信号的作用、产生方法，讲解计时原理，使学生了解数字时钟的基本构成。
3. 常见触发器与计数器：详细讲解JK触发器、T触发器、异步计数器、同步计数器等组件的工作原理与应用，为学生设计数字时钟电路提供组件支持。
4. 数字时钟电路设计：分析数字时钟电路的组成，讲解设计方法，指导学生完成数字时钟电路的设计与搭建。
5. 数字时钟电路分析与优化：分析现有数字时钟电路的优缺点，探讨优化方案，提高学生分析问题和解决问题的能力。
6. 实践操作：组织学生进行数字时钟电路的搭建与调试，巩固所学知识，提高实际操作能力。
教学内容安排与进度：1. 数字电路基础知识（1课时）2. 时钟信号与计时原理（1课时）3. 常见触发器与计数器（2课时）4. 数字时钟电路设计（2课时）5. 数字时钟电路分析与优化（1课时）6. 实践操作（2课时）教材章节关联：1. 《数字电子技术》第三章：数字电路基础2. 《数字电子技术》第四章：触发器与计数器3. 《数字电子技术》第六章：数字电路系统设计三、教学方法为了提高教学效果，激发学生的学习兴趣和主动性，本课程采用以下多样化的教学方法：1. 讲授法：在讲解数字电路基础知识、时钟信号与计时原理等理论性较强的内容时，采用讲授法，结合多媒体课件，生动形象地展示知识点，帮助学生理解。
数电课程设计报告-数字电子钟东北大学
数电课程设计报告-数字电子钟东北大学第一篇：数电课程设计报告-数字电子钟东北大学课程设计报告设计题目：数字电子钟设计与实现班级：学号：姓名：指导教师：设计时间：摘要数字时钟已成为人们日常生活中必不可少的必需品，广泛于个人家庭以及办公室等公共场所，给人们的生活、学习、工作、娱乐带来了极大的方便。
由于数字集成电路技术的发展采用了先进的三石英技术，使数字时钟具有走时准确、性能稳定、携带方便等优点，它还用于计时、自动报时及自动控制等各个领域。
尽管目前市场上已有现成的数字时钟电路芯片出售，价格便宜、使用也方便，但鉴于数字时钟电路的基本组成包含了数字电路的组成部分，因此进行数定时钟的设计是必要的。
在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来增养我们的综合分析和设计电路的能力。
本次设计以数字时钟为主，实现对时、分、秒数字显示的计数器计时装置，周期为24小时，显示满为23时59分59秒并具４有校时功能的数电子时钟。
电路主要采用中规模的集成电路，本电路主要脉冲产生模块、校时模块、两个六十进制模块（分、秒）、一个二十四进制模块（时）和一个报时逻辑电路组成。
时、分、秒再通过BCD-7段译码显示屏显示出来。
关键词：计数器译码器校时目录概述2 课程设计任务及要求2.1 设计任务2.2 设计要求3 理论设计3.1方案论证3.2 系统设计3.2.1 结构框图及说明3.2.2 系统原理图及工作原理3.3 单元电路设计3.3.1秒脉冲电路设计3.3.2时、分、秒计数器电路3.3.3校时电路3.3.4译码显示电路3.3.5定时电路设计4.软件仿真4.1 仿真电路图4.2 仿真过程4.2 仿真结果5.结论6.使用仪器设备清单7.参考文献。
8.收获、体会和建议。
5 5 8 10 11 13 15 16181919202.课程设计及要求2.1设计任务数字电子时钟是一种用数字电路技术实现“时”、“分”、“秒”计时的装置。
数电课程设计 数字时钟
机电工程学院本科生课程设计题目：数字时钟课程：数字电子技术专业：电气工程及其自动化班级：学号：姓名：指导教师：完成日期：任务书目录1设计的目的及任务 (1)1.1 课程设计的目的 (1)1.2 课程设计的任务与要求 (1)1.3 课程设计的技术指标 (1)2 数字时钟的介绍和原理 (2)2.1 数字时钟的介绍 (2)2.2 数字时钟的电路组成 (2)2.3 数字时钟的工作原理 (3)3 数字时钟总设计方案和各部分电路设计方案 (4)3.1 数字时钟总设计方案 (4)3.2 各部分电路设计方案 (5)3.3 总电路设计图 (17)4 电路仿真 (17)5收获与体会 (24)6 仪器仪表明细清单 (24)参考文献 (25)1.设计的目的及任务1.1 课程设计的目的（1）巩固所学的相关理论知识；（2）实践所掌握的电子制作技能；（3）会运用Mutisim工具对所作出的理论设计进行模拟仿真测试,进一步完善理论设计；（4）通过查阅手册和文献资料,熟悉常用电子器件的类型和特性,并掌握合理选用元器件的原则；（5）掌握模拟电路的安装\测量与调试的基本技能,熟悉电子仪器的正确使用方法,能力（6）分析实验中出现的正常或不正常现象(或数据)独立解决调试中所发生的问题；（7）学会撰写课程设计报告；1.2 课程设计的任务与要求（1）根据技术指标要求及实验室条件设计出电路图，分析工作原理，计算元件参数；（2）列出所有元器件清单；（3）安装调试所设计的电路，达到设计要求；（4）记录实验结果。
1.3 课程设计的技术指标（1）准确计时，用数码管显示小时、分和秒；（2）小时以24小时计时；（3）带有时间校正功能；（4）“闹钟”功能；2.数字时钟的介绍和原理2.1 数字时钟的介绍数字时钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。
数字时钟的设计方法有许多种,例如,可用中小规模集成电路组成电子钟；也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机来实现电子钟等等。
数电课设-数字式闹钟
课程设计任务书数字式闹钟第一部分设计任务1.1设计任务(1) 时钟功能：具有24小时或12小时的计时方式，显示时、分、秒。
(2) 具有快速校准时、分、秒的功能。
(3) 能设定起闹时刻，响闹时间为1分钟，超过1分钟自动停；具有人工止闹功能；止闹后不再重新操作，将不再发生起闹。
1.2设计指标(1).有“时”、“分”十进制显示，“秒”使用分个位数码管上的DP点显示。
时十位显示时个位显示分十位显示(2). 计时以24小时为周期。
(23:59→00:00)(3).具有较时电路，可进行分、时较对。
(4).走时过程能按预设的定时时间(精确到小时)启动闹钟产生闹铃，闹铃响时约3s。
第二部分设计方案2.1总体设计方案说明系统组成：显示电路：译码器数码管秒信号发生器：由LM555构成多谐振荡器走时电路：计数器和与非门组成校时电路：秒信号调节闹钟电路：跳线的方法由计数器、译码器、组合逻辑电路、单稳态电路组成2.2模块结构与方框图1.秒钟与分钟显示电路用两片74290组成60进制计数器，输入计数脉冲CP加在CLKA’端，把QA与CPLB’从外部连接起来，电路将对CP按照8421BCD码进行异步加法计数，个位接成十进制形式，十位接成六进制形式，当R0(1)=RO(2)=1且R9(1)*R9(2)=0时74290的输出被直接置0，当R0(1)*RO(2)=0和R9(1)*R9(2)=0时开始计数。
电路图如下：连接成总电路时，分钟的输入信号由秒钟计数器提供。
2.时钟显示电路：同样用2片74290组成24进制，当十位的为2，个位的为4时通过反馈电端，控制个位和十位同时清零，这样就可以按23翻0规律记数了。
电路图如下：连接成总电路时，时钟输入信号由分钟计数器提供。
3.调时分秒可接几个开关来控制个位，十位的信号输入，如开关1、2、space。
如图示：4.闹钟分设置与上面相差一个输入信号，如下图：时设置的个位为十进制，十位为三进制，当十位为2时，通过反馈控制端，个位不能大于等于4，即小时十位为2时，个位加到4时十位和个位马上全部置0，从而让小时的设置只能最大设为23。
数字电路课程设计数字时钟
数字电路课程设计数字时钟
数字电路课程设计通常会涉及到数字时钟的设计,以下是一个简单的数字时钟电路设计:
1. 硬件设计
设计数字时钟电路时,需要选择适当的硬件芯片。
一个简单的数字时钟电路可以使用晶体振荡器(石英水晶)或数字频率计数器作为
时钟源。
在硬件设计中,需要使用FPGA(可编程逻辑门阵列)或
ASIC(专用集成电路)来实现数字时钟。
此外,还需要使用适当的电源和引脚。
2. 电路拓扑
数字时钟电路的拓扑可以由简单的电路组成,如振荡器、计数器和时钟输出,也可以使用更复杂的电路,如时钟分频器、时序器等。
在电路设计中,需要考虑到时钟信号的频率、相位、延时等特性,以确保电路的性能。
3. 时钟频率测量
在数字电路课程中,测量时钟频率是非常重要的一步。
可以使用示波器或逻辑分析仪等工具来测量晶体振荡器或数字计数器的时钟
频率。
对于数字时钟输出,可以使用示波器或逻辑分析仪来测量时钟信号的相位和频率。
4. 时钟精度和稳定性
数字电路设计中,时钟的精度和稳定性是非常重要的。
为了实现高精度的数字时钟,可以使用高质量的晶体振荡器或数字频率计数器,
并采取适当的措施来确保时钟信号的稳定性和可靠性。
例如,可以添加时钟校验和和时钟反馈机制等。
数字时钟电路设计是数字电路课程中的一个重要组成部分,可以帮助学生们了解数字电路的基本原理和实际应用,并提高数字电路的设计和制作能力。
数电课程设计多功能数字钟
数电课程设计多功能数字钟一、课程目标知识目标：1. 让学生理解数字电路基础知识，掌握组合逻辑电路和时序逻辑电路的设计原理；2. 使学生掌握数字钟的组成、工作原理及功能，能运用所学知识设计多功能数字钟；3. 帮助学生掌握数字电路的测试方法，学会分析并解决数字电路故障。
技能目标：1. 培养学生运用所学知识，结合实际需求，设计具有一定功能的数字电路的能力；2. 培养学生动手操作、调试和优化数字电路的技能；3. 培养学生运用EDA工具（如Multisim、Protel等）进行电路设计、仿真和测试的能力。
情感态度价值观目标：1. 培养学生对数字电路和电子技术的兴趣，激发学生探索科学技术的热情；2. 培养学生严谨、务实的学习态度，养成团队合作、互相学习的良好习惯；3. 培养学生关注社会发展，认识到电子技术在日常生活和国家建设中的重要作用。
课程性质分析：本课程为电子技术专业课程，旨在让学生掌握数字电路的基本原理和设计方法，通过设计多功能数字钟，提高学生的实践能力和创新能力。
学生特点分析：学生已具备一定的电子技术基础，具有较强的学习兴趣和动手能力，但部分学生对数字电路的原理和应用尚不熟悉。
教学要求：1. 结合课本内容，注重理论与实践相结合，提高学生的实际操作能力；2. 突出重点，分步骤讲解，确保学生掌握数字电路设计的基本方法；3. 注重培养学生的创新思维和团队合作精神，提高学生的综合素质。
二、教学内容1. 数字电路基础知识回顾：组合逻辑电路、时序逻辑电路的原理与设计方法，数字电路常用器件的特性和应用。
2. 数字钟原理及功能：讲解数字钟的组成、工作原理，介绍秒、分、时显示功能及闹钟、定时器等拓展功能。
3. 多功能数字钟设计：引导学生运用所学知识，结合实际需求，设计具有基本时间显示和至少一项拓展功能的数字钟。
a. 电路图设计：使用EDA工具绘制电路图；b. 电路仿真：运用EDA工具对设计电路进行功能仿真；c. 硬件制作：根据电路图焊接元器件，制作数字钟；d. 调试优化：对制作完成的数字钟进行调试，确保其正常运行。
数电课程设计之数字时钟
目录一、设计任务 (3)1.设计课题：数字时钟设计2.设计步骤与要求二、分析及设计过程 (3)1.数字钟的功能要求2.数字钟电路系统的组成框图3.主体电路的设计（1）振荡器 (4)（2）分频器 (4)（3）时分秒计数器 (5)（4）译码显示电路 (6)（5）校时电路 (6)（6）主体电路的装调 (7)三、总体电路图 (8)四、元器件清单 (9)五、小结 (9)六、参考文献 (10)一、设计任务1.设计课题：数字时钟设计2.设计步骤与要求⑴拟定数字钟电路的组成框图，要求设计优化，电路功能正确，器件少，成本低⑵设计并安装各单元电路，要求布线整齐美观，便于级联与调试⑶测试数字钟系统的逻辑功能，使满足设计功能的要求⑷画出数字钟系统的整机逻辑电路图⑸写出课程设计报告二、分析及设计过程本课题是数字电路中计数、分频、译码、显示及时钟振荡器等组合逻辑电路与时序逻辑电路的综合应用。
通过学习，要求掌握多功能数字钟电路的设计方法、装调技术及数字钟的扩展应用。
1.数字钟的功能要求①准确计时，以数字形式显示时、分、秒的时间；②小时的计时要求为“12翻1”，分和秒的计时要求为60进位；③校正时间。
2.数字钟电路系统的组成框图如图一所示，数字钟电路系统由主体电路和扩展电路两大部分所组成。
其中主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展功能。
系统的工作原理是：振荡器产生的稳定的高频脉冲信号，作为数字钟的时间基准，然后经分频器输出标准秒脉冲。
秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照“12翻1”规律计数。
计数器的输出分别经译码器送显示器显示。
计时出现误差时可以用校时电路校时、校分、校秒。
各扩展电路必须在主体电路正常运行的情况下才能进行功能扩展。
主体电路扩展电路图一（S1-1）多功能数字钟系统组成框图3.主体电路的设计主体电路是由功能部件或单元电路组成的。
在设计这些电路或选择部件时，尽量选用同类型的器件，如所有功能部件都采用TTL集成电路或都采用CMOS集成电路。
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机电工程学院本科生课程设计题目：数字时钟课程：数字电子技术专业：电气工程及其自动化班级：学号：姓名：指导教师：完成日期：任务书目录1设计的目的及任务 (1)1.1 课程设计的目的 (1)1.2 课程设计的任务与要求 (1)1.3 课程设计的技术指标 (1)2 数字时钟的介绍和原理 (2)2.1 数字时钟的介绍 (2)2.2 数字时钟的电路组成 (2)2.3 数字时钟的工作原理 (3)3 数字时钟总设计方案和各部分电路设计方案 (4)3.1 数字时钟总设计方案 (4)3.2 各部分电路设计方案 (5)3.3 总电路设计图 (17)4 电路仿真 (17)5收获与体会 (24)6 仪器仪表明细清单 (24)参考文献 (25)1.设计的目的及任务1.1 课程设计的目的（1）巩固所学的相关理论知识；（2）实践所掌握的电子制作技能；（3）会运用Mutisim工具对所作出的理论设计进行模拟仿真测试,进一步完善理论设计；（4）通过查阅手册和文献资料,熟悉常用电子器件的类型和特性,并掌握合理选用元器件的原则；（5）掌握模拟电路的安装\测量与调试的基本技能,熟悉电子仪器的正确使用方法,能力（6）分析实验中出现的正常或不正常现象(或数据)独立解决调试中所发生的问题；（7）学会撰写课程设计报告；1.2 课程设计的任务与要求（1）根据技术指标要求及实验室条件设计出电路图，分析工作原理，计算元件参数；（2）列出所有元器件清单；（3）安装调试所设计的电路，达到设计要求；（4）记录实验结果。
1.3 课程设计的技术指标（1）准确计时，用数码管显示小时、分和秒；（2）小时以24小时计时；（3）带有时间校正功能；（4）“闹钟”功能；2.数字时钟的介绍和原理2.1 数字时钟的介绍数字时钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。
数字时钟的设计方法有许多种,例如,可用中小规模集成电路组成电子钟；也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机来实现电子钟等等。
数字时钟的组成一般由计数器、译码器、显示器、振荡器及分频器等几部分组成。
振荡器产生的时标信号送入分频器，分频器将其送入的时标信号分频成秒脉冲信号。
再把秒脉冲送入计数器进行计数，并把累计的计数结果以“时”、“分”、“秒”的数字显示出来。
“秒”的显示由二级计数器和译码器组成六十进制计数器电路来实现，“分”的显示电路与秒相同。
“时”的显示由二级计数器和译码器组成的二十四进制计数器电路来实现。
数字钟已成为人们日常生活中必不可少的物品，广泛用于个人家庭以及车站、码头、剧场、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。
钟表的数字化给人们生产生活带来了极大的方便。
它扩展了钟表原有的报时功能，诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，这些都是以钟表数字化为基础的。
因此，研究数字电子钟以及扩大其在生活中的应用，有着非常现实的意义。
尽管目前市场上已有现成的数字钟集成电路芯片，价格便宜，使用也非常方便。
鉴于数字钟电路的基本组成包含了数字电路的主要组成部分，为了帮助同学们将已经学过的比较零散的数字电路的知识能够有机的、系统地联系起来用于实际，培养综合分析、设计电路的能力，进行数字钟的设计是必要的。
2.2 数字时钟的电路组成数字时钟是用数字集成电路构成，用数码显示的一种现代化计数器。
本系统由振荡器、分频器、校时电路、计数器、译码显示器以及电源电路组成。
秒脉冲发生电路产生秒脉冲信号，不同进制的计数器、译码器和显示器组成计时系统，通过校时电路实现对时、分的校准，电源电路提供稳定的+5v的电压。
2.3 数字时钟的工作原理数字时钟实际上是一个对1HZ频率进行计数的计数电路。
由于计数的起始时间不可能与标准时间一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。
通常使用石英晶体振荡器电路构成数字时钟，但是出于对材料和成本的考虑，我们决定设计较简单的中小规模集成电路组成电子钟，采用由555定时器和RC电路构成振荡器的方案。
图1系统原理框图（1）振荡器电路：一般说来，振荡器的频率越高，计时精度越高。
本设计中采用由集成定时器555与RC组成的多谐振荡器，经过调整输出1000Hz脉冲。
（2）分频器电路：分频器电路将1000HZ的方波信号经1000次分频后得到1Hz 的方波信号供秒计数器进行计数。
分频器实际上也就是计数器。
（3）时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，时个位和时十位计数器为24进制计数器。
（4）译码显示电路：译码显示电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流，我们采用自带译码功能的数码管。
（5）整点报时电路：一般时钟都应具备整点报时电路功能,即在时间出现整点前数秒内,数字钟会自动报时。
其作用方式是在整点前的十秒内，出现奇数秒时报时灯发光，从而实现在最后十秒内闪烁五次，以示提醒。
（6）校时电路：由于数字钟的初始时间不一定是标准时间，而且在数字钟的运行过程中可能出现误差，所以需要校时电路来对“时、分”显示数字进行校对调整。
3.数字时钟总设计方案和各部分设计方案3.1 数字时钟总设计方案数字时钟有振荡器、分频器、计数器、译码显示、报时等电路组成。
其中，振荡器和分频器组成标准秒信号发生器，直接决定计时系统的精度。
由不同进制的计数器、译码器和显示器组成计时系统。
将标准秒信号送入采用六十进制的“秒计数器”，每秒计60s就发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。
“分计数器”也采用六十进制计数器，每累计60min，发出一个“时脉冲”信号，该信号将被送到“时计数器”。
“时计数器”采用二十四或十二进制计时器，可实现对一天24h或12h的累计。
译码显示电路将“时”、“分”、“秒”计数器的输出状态通过六位七段译码显示器显示出来，可进行整点报时，计时出现误差时，可以用校时电路校时、校分。
数字时钟的原理框图如下图2.1所示。
报时图2.1 数字时钟的原理框图3.2 各部分电路设计方案3.2.1 秒脉冲产生电路秒脉冲产生电路的功能是产生标准秒脉冲信号，主要由振荡器和分频器组成。
振荡器是计数器的核心，振荡器的稳定度和频率的精准度决定了计时器的准确度，可由石英晶体振荡电路或555定时器与RC 组成的多谐振荡器构成。
一般来说，振荡器的频率越高，计时的精度就越高，但耗电量将增大，故设计时一定要根据需要设计出最佳的电路。
石英晶体振荡器具有频率准确、振荡稳定、温度系数小的特点，但是如果精度要求不高的话可以采用555构成的多谐振荡器。
秒脉冲产生电路在此例中的主要功能有两个：一是产生标准秒脉冲信号，二是可提供整点报时所需要的频率信号。
在下面电路设计中，为了简化电路，秒脉冲产生电路用一个1Hz 的秒脉冲时钟信号源替代。
470nF 10nF1k Ω1k Ω3个74160()()kHz C R R f 110*7.4*1*21*7.0/127.0/1621≈+=+=-图3.2.1.2 555定时器的引脚图导通0012不变不变1导通01截止11××放电管T输出(V O )复位(R D )触发输入(V I2)阈值输入(V I1)输出输入CC 31V >CC 3V <CC 31V >CC 32V >CC 3V <CC 32V < 图3.2.1.3 555定时器的功能表74160NQ A 14Q B 13Q C 12Q D 11R C O 15A 3B 4C 5D 6E N P 7E N T 10~L O A D9~C L R1C L K 2图3.2.1.4 计数器74160的引脚图 图3.2.1.5 计数器74160的逻辑图图3.2.1.6 计数器74160的功能表160为可预置的十进制同步计数器，共有 74160和74LS160两种线路结构型式，其管脚图如图3.2.1.4所示, 160 的清除端是异步的，当清除端/MR 为低电平时，不管时钟端CP 状态如何，即可完成清除功能。
160的预置是同步的。
当置入控制器/PE 为低电平时，在CP 上升沿作用下，输出端Q 0－Q 3与数据输入端P 0－P 3一致。
当CP 由低至高跳变或跳变前，如果计数控制端CEP 、CET为高电平，则/PE 应避免由低至高电平的跳变。
160 的计数是同步的。
靠CP同时加在四个触发器上而实现的。
当CEP、CET 均为高电平时，在CP上升沿作用下Q0－Q3同时变化，从而消除了异步计数器中出现的计数尖峰。
对于74160，只有当 CP 为高电平时，CEP、CET 才允许由高至低电平的跳变。
160有超前进位功能。
当计数溢出时，进位输出端（TC）输出一个高电平脉冲，其宽度为 Q的高电平部分。
在不外加门电路的情况下，可级联成N 位同步计数器。
计数器74160的引出端符号如下：电路中多谐振荡器输出的是1kHz的脉冲信号，此信号作为第一级计数器的时钟信号。
计数器的四个使能端ENP、ENT、LOAD、CLR均接高电平、由于74160是十进制计数器，因此计数器每计数满10次有一个进位信号，此信号即为第一级计数器分频后得到的100Hz的脉冲信号，将这个信号接在下一级计数器的时钟信号端CLK则可实现继续分频，经过两个74160逐级分频后依次得到10Hz和1Hz的脉冲信号。
其电路仿真图如图3.2.1.7所示，用一个四通道的示波器可以清楚看到四个脉冲信号的波形如图3.2.1.8所示。
U1LM555CMGND1DIS 7OUT3RST 4VCC8THR 6CON5TRI 2VCC5V1kΩ1kΩC1470nFC210nFU274160NQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D 6ENP 7ENT10~LOAD 9~CLR 1CLK2U374160N QA 14QB 13QC 12QD 11RCO15A 3B 4C 5D 6ENP 7ENT 10~LOAD 9~CLR 1CLK2U474160NQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D 6ENP 7ENT 10~LOAD 9~CLR 1CLK2IO1U8A 74LS04DVCC 5V图3.2.1.7 秒脉冲产生电路仿真图图3.2.1.8 千分频秒脉冲信号仿真波形3.2.2 计数器电路根据数字时钟的原理框图2.1可知，整个计数器电路由秒计数器、分计数器和时计数器串接而成。