《数字集成电路》期末试卷B(含答案)
《数字集成电路》期末试卷(含答案)
浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A姓名 学号 班级 任课教师一、填空题（本大题共10小题，每空格1分，共10分）请在每小题的空格中填上正确答案。
错填、不填均无分。
1．十进制数（68）10对应的二进制数等于 ；2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。
3．1A ⊕可以简化为 。
4．图1所示逻辑电路对应的逻辑函数L 等于 。
A B L≥1&CYC图1 图25．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。
6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。
7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。
8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。
9．JK 触发器的功能有置0、置1、保持和 。
10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样的RAM 。
二、选择题（本大题共10小题，每小题2分，共20分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．十进制数（172）10对应的8421BCD 编码是 。
【 】A ．（1111010）8421BCDB ．（10111010）8421BCDC ．（000101110010）8421BCD D ．（101110010）8421BCD12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。
【 】A ．2B ．3C ．4D ．513．设标准TTL 与非门AB Z =的电源电压是+5V ，不带负载时输出高电平电压值等于+3.6V ，输出低电平电压值等于0.3V 。
(完整版)数字电路期末复习试题和答案解析
数字电路期末复习题及答案一、填空题1数字信号的特点是在时间上和幅值上都是断续变化的,其高电平和低电平常用1 _ 和_0 ___ 来表示。
2、分析数字电路的主要工具是逻辑代数，数字电路又称作逻辑电路。
3、逻辑代数又称为布尔代数。
最基本的逻辑关系有与、或、非三种。
常用的几种导出的逻辑运算为与非或非与或非同或异或。
4、逻辑函数的常用表示方法有逻辑表达式真值表逻辑图。
5、逻辑函数F=A BCD +A+B+C+ __________ 。
6、逻辑函数F=A B A B A B AB = ________ 0 _______ 。
7、OC门称为集电极开路门，多个OC门输出端并联到一起可实现丄与功能。
8、TTL与非门电压传输特性曲线分为饱和区、转折区、线性区、截止区。
9、触发器有2 个稳态，存储8位二进制信息要__8 ________________________个触发器。
1 0、一个基本RS触发器在正常工作时，它的约束条件是R+S=1，则它不允许输入S = 0且R= 0的信号。
11、一个基本RS触发器在正常工作时，不允许输入R=S= 1的信号，因此它的约束条件是RS=0 。
1 2、在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的空翻，触发方式为主从式或边沿式的触发器不会出现这种现象。
13、施密特触发器具有回差现象，又称电压滞后特性；单稳触发器最重要的参数为脉宽。
14、半导体数码显示器的内部接法有两种形式：共阴接法和共阳接法。
15、对于共阳接法的发光二极管数码显示器，应采用低电平驱动的七段显示译码器。
16、寄存器按照功能不同可分为两类：移位寄存器和数码寄存器。
17、时序逻辑电路按照其触发器是否有统一的时钟控制分为同步时序电路和异步时序电路。
、选择题1 一位十六进制数可以用 C 位一进制数来表示。
A 1B . 2 C.4D162、十进制数25用8421BCD码表示为 B 。
A 10 101B . 0010 0101 C.100101 D .101013、以下表达式中符合逻辑运算法则的是D。
数字集成电路习题答案
W / L 1 根据VGS和VDS确定其处于线性、饱和还是截止状态，并求 I D
的值。
解： (1)nm os:
VGT VGS VT 0 2.5 0.43 2.07 VDS
nm os 处于饱和区 ,Vmin VGT 2.07
2 W V ' I D kn ( )(VGT Vmin min )(1 VDS ) L 2 2 2 . 07 115 (2.072 )(1 0.06 2.5) 2 283.3A
VT0(V)
NMOS PMOS 0.43 -0.4
(V0.5)
0.4 -0.4
VDSAT(V)
0.63 -1
k’(A/V2)
115×10-6 -30×10-6
(V-1)
0.06 -0.1
1.假设设计一个通用0.25m CMOS工艺的反相器，其中PMOS晶体管的 最小尺寸为(W=0.75m，L=0.25m，即W/L=0.75/0.25) , NMOS晶体管 的最小尺寸为(W=0.375m，L=0.25m，即W/L=0.375/0.25) 求出g,VIL,VIH,NML,NMH
( R1 R2 R5 )C5
DCLK 3 R1C1 R1C2 ( R1 R3 )C3 R1C4 R1C5
（b）
DCLK 1 R1C1 ( R1 R2 )C2 R1C3 ( R1 R2 R4 )C4 ( R1 R2 )C5
9 RC
DCLK 2 R1C1 ( R1 R2 )C2 R1C3 ( R1 R2 )C4
( R1 R2 R5 )C5 9 RC
DCLK 3 R1C1 R1C2 ( R1 R3 )C3 R1C4 R1C5
《数字集成电路》期末试卷B(含答案)
浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷B姓名 学号 班级 任课教师一、填空题（本大题共10小题，每空格1分，共10分）请在每小题的空格中填上正确答案。
错填、不填均无分。
1．（1011111．01）2=（ ）102．若10010110是82421BCD 码的一组代码，则它对应的十进制数是________。
3．逻辑函数B A AB F +=的反函数F =________。
4．不会出现的变量取值所对应的最小项叫做 。
5．组合逻辑电路任何时刻的稳定输出仅仅只决定于__________各个输入变量的取值。
6．描述时序逻辑电路的逻辑表达式有驱动方程、________________和输出方程。
7．1K ×4位ROM ，有 位地址输入。
8．要把模拟量转化成数字量一般要经过四个步骤，分别称为采样、保持、________、编码。
9．D/A 转换器的主要参数有 、转换时间和转换精度。
10．集成单稳态触发电路的暂稳态维持时间取决于 。
二、选择题（本大题共10小题，每小题2分，共20分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．若已知Y XY YZ Z Y XY +=++，判断等式=+++))()((Z Y Z Y Y X Y Y X )(+成立的最简单方法是依据 规则。
【 】A ．代入规则B ．对偶规则C ．反演规则D ．互补规则12．F (A ,B ,C )的任意两个最小项之积等于 。
【 】 A ．0 B ．1 C ．ABC D ．ABC13．+0+1A A A ⋅⋅等于 。
【 】 A ．0 B ．1 C ． A D ．A 14．将TTL 与非门正常使用时，多余的输入端应 。
【 】 A ．全部接高电平 B ．部分接高电平，部分接地 C ．全部接地 D ．部分接地，部分悬空 15． S R 触发器不具有 功能。
2011年数字集成电路设计期末考试试卷_中国科技大学
Digital Integrated CircuitsFinal Exam, Fall 2011School of Software EngineeringUniversity of Science and Technology of China(19:00pm–21:00 pm November24th, 2011)Name:Student ID:Score:1. Which of the following two circuits is better in terms of speed? Why?(5 points)2. Describe at least two methods to reduce power dissipation of digital integrated circuits. (5 points)3. What are the advantage and disadvantage of using the transistor M r in the figure below? (4 points)4.Reconstruct the following circuit logically to avoid glitches.Describe at least one other method to avoid glitches. (5 points)5.Sketch a transistor-level circuit for a 6-Transistor SRAM. Describe how to size transistors to ensure writing reliability and reading stability.What is the purpose of having PMOS transistors? (10 points)6.Consider a 24-bit, 6 stage carry-bypass adder with the following delays: t setup=4, t carry=1, t sum=4, t bypass=2.b) Consider the setup delay and carry propagation of the2nd, 3rd, and 4th stages.It is not on the critical path and can be made slower without affecting performance. If each stage is allowed to handle a different number of bits,how many bits would you assign to each of the first four stages to minimize the delay from inputs to the carry outputfor the first16 bits of the adder?(6 points)c)Given the condition that the number of bits in the last two stages is 8, how many bits would you assign to each of the last two stages to minimize the delay of the adder?(4 points)7. Assume the registers in the following figure are edge triggered with t clk-q, max= 4ns, t clk-q, min = 2ns, t setup = 1ns, and t hold= 1ns:CLK(a) What is the maximum operating frequency of this system if there is no skew and jitter? (8 points)(b) What is the maximum random clock skew that this system can tolerate? (6 points)8.Throughout this problem assume that the drain capacitance in the following figure,C D = 0.a) Assuming P(A=0）= P(B=0) = P(C=0) = P(D=0)=0.5, what are the activity factors (i.e.,α0→1) at each of the nodes n0– n3?(6 points)b) Assuming the circuit operates with a supply voltage V DD and a clock frequency f, what is the total dynamic power consumed by this circuit as a function of Cin, C1, C2, and C L (as labeled above)? Note that you should include the power dissipated by driving the A, B, C, and D inputs.(7 points)c)Using the method of logical effort, calculate the delay from A to n2 ((in units of t inv) as a function of Cin, C1, C2, and CL.(5 points)9. Sketch a transistor-level circuit for a master-slave positive edge-triggered register which consists of transmission gates. Express t setup and t hold in terms of t pd_inv(the delay of an inverter) and t pd_tx (the delay of a transmission gate). (7 points）10.What is the logic function performed by this circuit? What is the purpose of having the transistor M1? (4 points)11. Assume that the threshold voltage of NMOS transistors V TN = 0.4V. Calculate the voltage of nodes A and B respectively? (4 points)12.Consider the figure below. During the precharge phase, the output node is precharged to V DD. Assume that all inputs are set to zeros during precharge, and that the capacitance C a is discharged。
数字集成电路设计专业考试试卷及答案
广东工业大学考试试卷答案（A卷）课程名称：数字集成电路设计试春满分100分考试时间：2014年1月13日（第19周星期二）一、名词释义（共20分）摩尔定律:当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会増加一倍，性能也将提fl—倍。
（4分）传播延时:tpHL,输岀由高变低翻转的响应时间，50%Vin->50%Vout5 tpLH,輸岀由低变高翩转的响应肘间，50%Vin->50%Vout^（4分）扇岀:连接到驱动门描岀端负載门的数目。
（4分）寄存器:存放二进制数据器件，由锁存器构成，一般为边沿触发。
（4分）时钟抖动:同一点上相继的时钟沿随时间的变动。
（4分）二、埴空（共40分）1.电感憫合噪声（2分）电容福合噪声（2分）电源地噪声（2分）2.扩散电容（2分）覆盖电容（2分）沟道电容（2分）3.全比例缩小（2分）电压恒定按比例缩小（2分）一般化缩小（2分）4.动态功耗（2分）短路功耗（2分）静态功耗（2分）5.2N （2分）N+1 （2分）N+2 （2分）6.同或F I~.IB^A3（2 分）异或Fl -.45-^5 （2分）7.全定制（2分）半定制（2分）8. a （2 分）三、分析设计（共40分）1.组合逻辑a. r = U*scD；b・若以最小尺寸反相器为参考，在该电路中，串联器件尺寸増大两倍，并联器件尺寸维持不变。
如图所示。
C.输入中最后穏定的信号为关铤信号，保证关键信号路径上的晶体管靠近输岀，可减小延时。
如图所示。
2.时序逻辑a.上升沿触发；工作原理：若理想时钟，当CLK=O时，T1导通，T2截止, 数据D通过T1保存到Ch当CLK=1时，T1截止，T2导通，数据D通过II, T2, 12传输到Q。
b.大于T1的传播延时；4：近似为0; ”切大于II, T2, 13的总传播延时。
3.系统时钟a.优点I H树时钟分布技术，理,想情况下的时钟偏差为零；缺点I易受工艺影响，实际几何形态不重要，电气上的对称更重要。
数电期末试卷及答案（共4套）
数电期末试卷及答案（共4套）XX⼤学信息院《数字电⼦技术基础》期终考试试题（110分钟）(第⼀套)⼀、填空题：（每空1分，共15分）1．逻辑函数Y AB C=+的两种标准形式分别为（）、（）。
2．将2004个“1”异或起来得到的结果是（）。
3．半导体存储器的结构主要包含三个部分，分别是（）、（）、（）。
4．8位D/A转换器当输⼊数字量10000000为5v。
若只有最低位为⾼电平，则输出电压为（）v；当输⼊为10001000，则输出电压为（）v。
5．就逐次逼近型和双积分型两种A/D转换器⽽⾔，（）的抗⼲扰能⼒强，（）的转换速度快。
6．由555定时器构成的三种电路中，（）和（）是脉冲的整形电路。
7．与PAL相⽐，GAL器件有可编程的输出结构，它是通过对（）进⾏编程设定其（）的⼯作模式来实现的，⽽且由于采⽤了（）的⼯艺结构，可以重复编程，使它的通⽤性很好，使⽤更为⽅便灵活。
⼆、根据要求作题：（共15分）1．将逻辑函数P=AB+AC写成“与或⾮”表达式，并⽤“集电极开路与⾮门”来实现。
2．图1、2中电路均由CMOS门电路构成，写出P、Q 的表达式，并画出对应A、B、C的P、Q波形。
三、分析图3所⽰电路：（10分）1）试写出8选1数据选择器的输出函数式；2）画出A2、A1、A0从000~111连续变化时，Y的波形图；3）说明电路的逻辑功能。
四、设计“⼀位⼗进制数”的四舍五⼊电路（采⽤8421BCD码）。
要求只设定⼀个输出，并画出⽤最少“与⾮门”实现的逻辑电路图。
（15分）五、已知电路及CP、A的波形如图4(a) (b)所⽰，设触发器的初态均为“0”，试画出输出端B和C的波形。
（8分）BC六、⽤T触发器和异或门构成的某种电路如图5(a)所⽰，在⽰波器上观察到波形如图5(b)所⽰。
试问该电路是如何连接的？请在原图上画出正确的连接图，并标明T的取值。
（6分）七、图6所⽰是16*4位ROM和同步⼗六进制加法计数器74LS161组成的脉冲分频电路。
(完整版)《数字电路》期末模拟试题及答案
- 1 -一、填空题1. PN 结具有单向导电性。
正向偏置时，多子以扩散运动为主，形成正向电流；反向偏置时，少子漂移运动，形成反向饱电流。
2. 双极型晶体三极管输出特性曲线的三个工作区是放大区、截止区、饱和区。
3. 已知三态与非门输出表达式C AB F ⋅=，则该三态门当控制信号C 为高电平时，输出为高阻态。
4. 十进制数211转换成二进制数是(11010011)2；十六进制数是(D3)16。
5. 将若干片中规模集成电路计数器串联后，总的计数容量为每片计数容量的乘积。
6. 若用触发器组成某十一进制加法计数器，需要四个触发器，有五个无效状态。
7. 同步RS 触发器的特性方程为n 1n Q R S Q +=+；约束方程为RS=0 。
8. 下图所示电路中，Y 1 ＝B A Y 1=2Y 3 ＝AB Y 3=二、选择题1. 下列函数中，是最小项表达式形式的是＿＿＿＿c ＿＿＿＿＿。
A. Y=A+BCB. Y=ABC+ACDC. C B A C B A Y +⋅=D. BC A C B A Y +⋅=2. 要实现n 1n Q Q =+,JK 触发器的J 、K 取值应为＿＿d ＿＿＿。
A ． J=0，K=0 B. J=0，K=1 C. J=1，K=0 D. J=1，K=1 3．数值[375]10与下列哪个数相等＿b ＿＿。
A ． [111011101]2 B. [567]8 C. [11101110]BCD D. [1F5]16 4．属于组合逻辑电路的是＿＿＿＿＿b ＿＿＿＿＿＿A ． 触发器 B. 全加器 C. 移位寄存器 D. 计数器 5．M 进制计数器状态转换的特点是：设定初态后，每来＿c ＿＿个计数脉冲CP ，计数器重新B2BV CC Y1- 2 -回到初态。
A ． M-1 B. M+1 C. M6．为了把杂乱的、宽度不一的矩形脉冲信号，整形成具有固定脉冲宽度的矩形波信号输出，我们应选用＿b ＿＿电路。
《数字集成电路基础》试题B
《数字集成电路基础》试题B（考试时间：120分钟）班级： 姓名： 学号： 成绩：一、 填空题（共30分）1. PN 结具有单向导电性。
正向偏置时，多子以 __________________运动为主，形成正向电流；反向偏置时，少子____________________运动形成反向饱电流。
2. 双极型晶体三极管输出特性曲线的三个工作区是放大区、＿＿＿＿＿、＿＿＿＿＿。
3. 除去高、低电平两种输出状态外，三态门的第三态输出称为＿＿＿＿＿＿＿＿状态。
4. 十进制数238转换成二进制数是＿＿＿＿＿＿；十六进制数是＿＿＿＿＿＿＿。
5. 组合逻辑电路不存在输出到输入的＿＿＿＿＿＿＿＿通路，因此其输出状态不影响输入状态。
6. 对于上升沿触发的D 触发器，它的次态仅取决于CP ＿＿＿＿＿＿沿到达时＿＿＿＿＿＿＿＿的状态。
7. 同步RS 触发器的特性方程为Q n+1=____________；约束方程为＿＿＿＿＿＿＿＿＿。
8. 下图所示电路中，Y 1 ＝＿＿＿＿＿＿＿＿＿＿；Y 2 ＝＿＿＿＿＿＿＿＿＿＿＿＿；Y 3二、选择题(共 15分)B V CC Y11. 下列函数中，是最小项表达式形式的是＿＿＿＿＿＿＿＿＿A. Y=A+BCB. Y 2 =ABC+ACDC. Y=AB C+ABCD. Y=A BC+ABC2. 对于四位二进制译码器，其相应的输出端共有＿＿＿＿＿＿＿＿A ． 4个 B. 16个 C. 8个 D. 10个 3．用8421码表示的十进制数45，可以写成＿＿＿＿＿＿＿＿＿＿A ． 45 B. [101101]BCD C. [01000101]BCD D. [101101]2 4．属于组合逻辑电路的是＿＿＿＿＿＿＿＿＿＿＿A ． 触发器B. 全加器C. 移位寄存器D. 计数器 5．某计数器的状态转换图如下，其计数的容量为＿＿＿＿＿＿A ． 八 B. 五 C. 四 D. 三三、化简下列逻辑函数，写出最简与或表达式（共15分）1． Y 1＝AB ＋AC ＋A BC2．Y 2＝Σm （0，2，3，4，5，7） 3． Y 3见图四、分析设计题 (共 40分)1．四选一数据选择器CT4253组成的电路如图所示，分析电路的功能，写出输出Y1，Y2的表达式，CT4253２．分析图示触发器功能，写出其输出端Q1、Q2的表达式，并根据给定A、CP信号的波形画出各输出端的波形。
数字集成电路第二版答案
数字集成电路第二版答案【篇一：《数字集成电路》期末试卷a(含答案)】考试试卷 a姓名学号班级任课教师一、填空题（本大题共10小题，每空格1分，共10分）请在每小题的空格中填上正确答案。
错填、不填均无分。
1．十进制数（68）10对应的二进制数等于；2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（hdl）法等，其中描述法是基础且最直接。
3．a?1可以简化为4．图1所示逻辑电路对应的逻辑函数l等于。
abc≥1lcy图1图25．如图2所示，当输入c是（高电平，低电平）时，y?ab。
6．两输入端ttl与非门的输出逻辑函数z?ab，当a=b=1时，输出低电平且vz=0.3v，当该与非门加上负载后，输出电压将(增大，减小)。
7．moore型时序电路和mealy型时序电路相比，型电路的抗干扰能力更强。
8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 9．jk触发器的功能有置0、置1、保持和的ram。
二、选择题（本大题共10小题，每小题2分，共20分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．十进制数（172）10对应的8421bcd编码是。
【】a．（1111010）8421bcdb．（10111010）8421bcdc．（000101110010）8421bcd d．（101110010）8421bcd12．逻辑函数z(a,b,c)?ab?ac包含【】a．2 b．3c．4d．513．设标准ttl与非门z?ab的电源电压是+5v，不带负载时输出高电平电压值等于+3.6v，输出低电平电压值等于0.3v。
当输入端a、b电压值va=0.3v，vb=3.6v和va=vb=3.6v两种情况下，输出电压值vz分别为。
a．5v，5v c．3.6v，0.3v【】b．3.6v，3.6v d．0.3v ，3.6v14．图3所示电路的输出逻辑函数z1等于。
数字集成电路试题及答案
北京大学信息学院考试试卷考试科目： 数字集成电路原理 考试时间 姓名： 学号：题 号 一 二三四五六七八九 十总分分 数 阅卷人以下为答题纸，共 6 页一、填空1、（4分）CMOS 逻辑电路中NMOS 管是（ 增强 ）型，PMOS 管是（增强）型； NMOS 管的体端接（ 地 ），PMOS 管的体端接（ VDD ）。
2、（8分）CMOS 逻辑电路的功耗由3部分组成，分别是（ 动态功耗 ）、（开关过程中的短路功耗）和（ 静态功耗 ）；增大器件的阈值 电压有利于减小（ 短路功耗和静态 ）功耗。
3、（6分）饱和负载NMOS 反相器的3个主要缺点是：（ 输出高电平有阈值损失 ）,( 输出低电平不是0，与比例因子Kr 相关 ), ( 输出低电平时有静态功耗 ) 。
4、（3分）三态输出电路的3种输出状态是：（ 高电平 ）， （ 低电平 ）和（ 高阻态 ）。
二、（12分）画出实现ABC D C B A Y +++=)(的静态CMOS 电路，如果所有MOS管的导电因子都是K ,分析几个输入同步变化的等效反相器的导电因子（K Neff 和K Peff ），在什么输入状态下电路有最小的低电平噪声容限。
Kneff = 1/(1/3k + 1/k) + k/3 = 3k/4 + k/3 = （13/12）K;Kpeff = 1/(1/3k + 1/k) + k/3 = （13/12）K;当 D = 1 ，A、B、C 同步变化时，上拉通路3个串联的PMOS 管起作用，下拉支路所有NMOS 都起作用，Kneff 最大 ， Kpeff 最小，传输特性曲线在最左边。
三、（12分）分析下面2个电路的逻辑功能，若所有输入高电平都是5V、输入低电平都是0V，电源电压是5V，所有MOS 管的阈值电压绝对值都是0.8V，分析2个电路的输出高、低电平和主要优缺点。
（1） （2） 电路 1） ⎩⎨⎧=======+=VB A VB A Vol B A AB Y 2.4Voh 15Voh 0,0,时，时， ，电路 2） B A B A B A AB Y +=++=，低电平0V ，高电平 4.2V 电路1）结构简单，节省面积，逻辑电平与输入状态相关，驱动能力差，噪声容限小。
《超大规模数字集成电路》试题B
《超大规模数字集成电路》试题B第 1 页共 2 页内蒙古科技大学2015/2016学年第二学期《超大规模数字集成电路》考试试题B课程号：671180800考试方式：闭卷使用专业、年级：电子信息工程、通信工程2013 任课教师：侯海鹏考试时间：2016年9月备注：一、选择题（共12题，每题2分，共24分）1.下面（）不是硅材料在集成电路技术中起着举足轻重的作用的原因。
(A) 原材料来源丰富 (B) 技术成熟 (C) 价格低廉 (D) 硬度高2.下面（）不是芯片电感的实现结构。
(A) 匝线圈 (B) 叉指金属结构 (C) 螺旋形多匝线圈 (D) 传输线结构3.P,Q,R 都是4bit 的输入矢量，下面（）的表达形式是正确的。
(A)input [3:0]P,[3:0]Q,[0:3]R; (B) input P,Q,R[3:0]; (C) input P[3:0],Q[3:0],R[3:0]; (D) input [3:0] P,Q,R; 4.根据以下两条语句，下列选项中（）是正确的。
reg [7:0] B; B=8'bZ0;(A) 8'0000_00Z0 (B) 8'bZZZZ_0000 (C) 8'b0000_ZZZ0 (D) 8'bZZZZ_ZZZ0 5.在Verilog HDL 中，下列语句中（）不是分支语句。
(A) if-else (B) case(C) casez(D) repeat6.在下列标识符中，（）是不合法的标识符。
(A) 9moon(B) State0(C) Not_Ack_0 (D) signall7.Verilog HDL 中并行块语句的关键字是（）(A) module…endmoudle (B) begin …end (C) fork …join (D) if …else 8.已知“a =1b ’1; b=3b’100;”那么{a,b}＝（）(A)4b ’0100(B) 3b ’110(C) 4b ’1100(D) 3b ’1009.在下列表达式中，正确的是（）。
数字集成电路设计_三江学院中国大学mooc课后章节答案期末考试题库2023年
数字集成电路设计_三江学院中国大学mooc课后章节答案期末考试题库2023年1.λ设计规则中λ一般是特征尺寸的（）答案:1/22.GDSII数据是现阶段通用的一种标志版图描述语言，采用（）记录版图信息。
答案:二进制3.戒指的英文ring，它是一个（）的布局。
答案:环形4.在整个芯片设计中，从布图规划到完成布局一般需要占据整个物理实施的（）时间。
答案:1/35.（）的阻值最小。
答案:铝层6.电路处于等待或不激活状态时泄漏电流所产生的功耗是（）答案:静态功耗7.Synopsys公司分析SI的工具是（）答案:PT8.考虑功耗估计效果最好的阶段是（）答案:系统级9.功耗约束文件是（）答案:CPF10.静态时序分析的英文（）答案:STA11.指触发器的时钟信号上升沿到来以前，数据稳定不变的时间是（）答案:setup time12.下面哪个是现在在使用的特征工艺尺寸（）答案:32nm180nm7nm13.时间路径通常有（）答案:寄存器时钟端口到寄存器数据端口基本输入到基本输出基本输入到寄存器数据端口寄存器时钟端口到基本输出14.预防和修复串扰的方法是（）答案:加入缓冲器将关键信号线屏蔽转换到另一层连线增加走线间隔15.导线是一个复杂的几何形体，它能引起（）寄生参数效应。
答案:电容电感电阻16.理想导线的性能：（）答案:在导线一端发生的电压变化为立即传到另一端任何时刻在导线的每一段上都有相同的电压没有附加任何参数和寄生元件17.深亚微米工艺是（）答案:25nm130nm18.开关功耗的特点（）答案:与负载电容成正比与电路的工作频率成正比与电压的平方成正比19.为什么电源走线选用最上面的金属层？答案:高层更适合global routing.低层使用率比较高，用来做power的话会占用一些有用的资源，比如std cell 通常是m1 Pin 。
顶层金属的宽度较宽，不仅可以提高抗EM的能力，也可以减小IR drop。
(整理)数字集成电路-试卷B
Ｃ、ＥＥＰＲＯＭ Ｄ、Ｒegister
5、触发器和锁存器的区别是：（C）
（A）触发器比锁存器快；（B）触发器比锁存器面积小；（C）触发器是边沿有效，而锁存器是电平有效；（D）两者没有区别。
第二部分：填空（每空2分，共10分）
1、N-沟道MOSFET，器件的W=10um, L=2um, VTHN=0.83V则：
a)当VGS=0.7V , VDS=1.1V, VSB=0V时NMOS管工作在截止区。
b)当VGS=1.2V , VDS=1.1V, VSB=0V时NMOS管工作在区。
c)当VGS=2.5V , VDS=1.1V, VSB=0V时NMOS管工作在区。
2、集成电路的生产流程中，其中氧化工艺是生成。
3、a)如图3(a)所示的晶体管电路的逻辑表达式是。
杭州电子科技大学考试卷（B）卷
考试课程
集成电路原理
考试日期
成绩
课程号
教师号
任课教师姓名
考生姓名
学号（8位）
年级
专业
注：KPn=50uA/V2，KPp=17uA/V2，Vthn=0.83V, Vthp=-0.91V,λ=0.06
第一部分：选择题（每空2分，共10分）
1、TSMC的中文名称是：（B）
（A）台联电；（B）台积电；（C）中芯国际；（D）华宏半导体。
一、环境影响评价的基础
C.环境影响报告书
定量安全评价方法有：危险度评价法，道化学火灾、爆炸指数评价法，泄漏、火灾、爆炸、中毒评价模型等。
D.可能造成轻度环境影响、不需要进行环境影响评价的建设项目，应当填报环境影响登记表
5、设计实现四位串行加法器，并分析该加法器的关键路径延时。
306数字电路结业B答案
四川邮电职业技术学院2005－2006学年第二学期期末考试305级通信类专业各班《数字电子技术》试卷（C套）(闭卷)(参考答案及评分标准)一、选择题(20分，每题2分；只有一个正确答案)1.B2. C3. A.4. A5. B.6.A7.B8. A9.C 10. B二、反函数Y=(A+B)(B+C)（2分）'（2分）对偶函数Y=(B+A)(B+C)三、证明：左边=A B⊕+ AB= AB+AB+ AB=A+AB=A + B=右边（３分）四、（12分）1. Y = A B+ B +A B= A B+B=A+B（4分）2.用卡诺图化简（1）、解：Ｙ的卡诺图为所以Y （A 、B 、C 、D ）=D （4分）评分标准：填卡诺图、画圈2分；写表达式2分（2）解：Ｙ（A 、B 、C 、D ）=AC+ABC评分标准：画圈2分；写表达式2分 五、（5分）状态转换图为：（3分）所以该计数器为六进制计数器。
（2分）六、由图有Q n+1 =n Q （2分）所以Ｑ的波形为（设初态为0）：（4分）CP Q评分说明：可以不写表达式，直接画波形，只要波形正确，给满分。
七、设计题（28分）状态转换图为： （3分）解：F(A B C (2357m =∑、、）、、、）= m 2 +m 3+ m 5 + m 7 =5723m m m m所以只要令74LS138的输入A 2、A 1、A 0分别代表输入变量A 、B 、C ，那么 F=2357Y Y Y Y （3分）所以可以画出用74LS138和门电路实现函数F(A B C (2357m =∑、、）、、、）的逻辑电路图为：（3分）3、解：令输入变量A 、B 、C 分别对应74LS151的数据选择端A 2、A 1、A 0，则74LS151的输出Y =0011223344556677D D D D D D D D m m m m m m m m +++++++而函数F(A B C (246m =∑、、）、、）=m 0 +m 2 + m 4 + m 6所以只要令74LS151的数据输入端分别为D 2= D 4= D 6= 1，D 0 =D 1= D 3= D 5= D 7= 0，那么就可以用74LS151实现函数Y=F 。
数电期末试卷与答案(共4套)
XX大学信息院《数字电子技术基础》期终考试试题（110分钟）(第一套)一、填空题：（每空1分，共15分）1．逻辑函数Y AB C=+的两种标准形式分别为（）、（）。
2．将2004个“1”异或起来得到的结果是（）。
3．半导体存储器的结构主要包含三个部分，分别是（）、（）、（）。
4．8位D/A转换器当输入数字量10000000为5v。
若只有最低位为高电平，则输出电压为（）v；当输入为10001000，则输出电压为（）v。
5．就逐次逼近型和双积分型两种A/D转换器而言，（）的抗干扰能力强，（）的转换速度快。
6．由555定时器构成的三种电路中，（）和（）是脉冲的整形电路。
7．与PAL相比，GAL器件有可编程的输出结构，它是通过对（）进行编程设定其（）的工作模式来实现的，而且由于采用了（）的工艺结构，可以重复编程，使它的通用性很好，使用更为方便灵活。
二、根据要求作题：（共15分）1．将逻辑函数P=AB+AC写成“与或非”表达式，并用“集电极开路与非门”来实现。
2．图1、2中电路均由CMOS门电路构成，写出P、Q 的表达式，并画出对应A、B、C的P、Q波形。
三、分析图3所示电路：（10分）1）试写出8选1数据选择器的输出函数式；2）画出A2、A1、A0从000~111连续变化时，Y的波形图；3）说明电路的逻辑功能。
四、设计“一位十进制数”的四舍五入电路（采用8421BCD码）。
要求只设定一个输出，并画出用最少“与非门”实现的逻辑电路图。
（15分）五、已知电路及CP、A的波形如图4(a) (b)所示，设触发器的初态均为“0”，试画出输出端B和C的波形。
（8分）BC六、用T触发器和异或门构成的某种电路如图5(a)所示，在示波器上观察到波形如图5(b)所示。
试问该电路是如何连接的？请在原图上画出正确的连接图，并标明T的取值。
（6分）七、图6所示是16*4位ROM和同步十六进制加法计数器74LS161组成的脉冲分频电路。
数字集成电路期末考试卷B-2012
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图1
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2.
在CMOS 0.18um工艺模型中，一个nFET的W=9um，L=0.18um，其工艺互导为k′n=90uA/V2， VTn=0.45V。假设Vsb=0。 （每小题5分，n=2.0V 时的 MOS 管导通电阻。 （2）计算电压设定为 VGSn=2.0V，VDSn=1.1V 时的 MOS 管导通电阻。
kn 。 = 1.5 三输入的或非门 y = a + b + c 的逻辑努力是（ 12 ） kp
6．工艺的氧化层厚度 tox=10 nm ( ε ox = 3.453 × 10−13 F/cm)，载流子迁移率为µn=520 cm2 / (V· s) , µp= 260 cm2 / (V· s)，若一个 nFET 和 pFET，W=16µm，L= 0.5µm，栅电压 VG=4V，而阈值电 压 VTn=0.8V，VTp= − 1V, 则 Rn=（ 13 ）; Rp=（ 14 ）; 若保持 nFET 尺寸不变 而增加 pFET 的宽度，使 Rp = 0.8Rn， pFET 的宽度 W=（ 15 ). 二、问答题（15%） （1）MOS管的窄沟道效应和短沟道效应的定义分别是什么？ （2）动态 CMOS 逻辑电路的定义是什么？ （3）闩锁效应的形成原因及其预防措施？ 三、综合题（55%） 1. 图1为阻性负载的反相器电路。电源电压VDD为5V，MOS管的工艺互导为20uA/V2，阈值电 压为0.8V，负载电阻RL为200K，W/L=2。计算该反相器的传输特性数值（VIL，VOL，VIH， VOH）及电路的噪声容限，并在此基础上评价该反相器的设计是否最优。 （11分）
华
日
侨
大
学
数字集成电路设计
苏教版(2019) 选择性必修1 课时4 数字集成电路 练习(含答案)
课时4数字集成电路一、基础巩固篇1.下列对于MOS管的描述，不恰当．．．的是()A.MOS管属于电压控制元件B.栅极G用来控制导通与截止C.漏极D通常接地D.MOS管作为开关时工作在截止与导通状态2.数字集成电路有多种类型，最常用的有TTL和CMOS两种，它们各有优缺点，适用于不同的场合中。
下列不是．．TTL电路优点的是()A.速度快B.允许负载流过的电流较大C.抗静电能力强D.功耗小3.下列有关如图所示的数字集成电路芯片的说法中，正确的是()A.该芯片的名称是双4输入与门B.7脚接电源正极，14脚接地C.该芯片能实现或逻辑关系D.如果工作的电压为12 V，则该芯片为CMOS型电路4.如图所示是CT74LSO4集成芯片引脚图，共有____个门电路，每个门电路有____个输入端、____个输出端。
横线上分别应该填()A.6、6、6B.6、1、1C.1、6、6D.1、1、15.晶体管电路如图所示，请完成以下任务：(1)三极管型号是________(在①NPN型；②PNP型中选择合适的选项，将序号填写在“______”处)；(2)将开关断开，LED1和LED2分别为________和________(在①熄灭；②点亮中选择合适的选项，将序号填写在“________”处)；将开关闭合，LED1和LED2分别为______和______(在①熄灭；②点亮中选择合适的选项，将序号填写在“______”处)；(3)开关闭合时，三极管基极和发射极之间的电压为__________ V，三极管处于__________状态(在①饱和；②截止中选择合适的选项，将序号填写在“________”处)；集电极和发射极之间________(在①导通；②截止中选择合适的选项，将序号填写在“______”处)，LED2被________(在①短路；②开路中选择合适的选项，将序号填写在“______”处)。
二、素养提升篇1.如图所示是数字集成电路CC4001引脚排列及功能图，在实际使用中，下列说法中不正确．．．的是()A.该集成电路是TTL类型B.如果电路中只需用一个或非门，可任选其中一组C.把其中一组或非门的两个输入端并接后，可以实现非门的功能D.把该集成块中的或非门加以组合，可以实现与门功能2.如图所示的集成逻辑门电路引脚图(V CC＝5 V)，关于该电路描述错误．．的是()A.该集成电路属于TTL类型B.该集成电路的名称为四2输入与非门C.该集成电路由普通晶体三极管构成D.该集成电路的四个与非门作用各不相同3.如图a所示为小明设计的湿度警示实验电路，R S为负系数湿敏电阻，电路中所用芯片为四2输入与非门74LS00。
数字集成电路期末考试复习考试试题
数字集成电路复习 前言：看完后一定要自己默写一遍一. 确定组合逻辑延时最小时的尺寸？page186反相器：1，三输入与非门：5/3，二输入与非门：5/3输出负载是一个电容，其电容为第一级（最小尺寸的反相器）输入电容的5倍，因此该电路的等效扇出为1/5L g F C C ==二.用图解的方法得到电压传输特性曲线求解图中门的阈值电压V TN？三. 一个ＰＭＯＳ管的阈值电压为－０．４Ｖ，计算ＶＳＢ＝２．５Ｖ，20.6TV Φ=−时的阈值电压？Page64四. 绘制ＣＭＯＳ反相器的版图？五.一个ＣＭＯＳ反相器，Ｋr＝１,ＶＤＤ＝５Ｖ,ＶＴＮ＝０.８Ｖ,ＶＴＰ＝－１Ｖ，Ｃｏｘ＝４Ｆ／ｃｍ２，ｕｎ＝５００ｃｍ２／Ｖｓ，ｕｐ＝２００ｃｍ２／Ｖｓ．由逻辑阈值点确定的最大噪声容限为多少？六.根据如下的逻辑关系式合成ＣＭＯＳ逻辑门，画出原理图()=+⋅+F D A B C七.看版图，画原理图八.看图４，分别是什么器件，关键尺寸是多少？并写出详细的分析过程？九.补充内容(1).趋肤效应：与频率有关，高频电流倾向于主要在导体的表面流动，其电流密度随进入导体的深度而呈指数下降。
(2).噪声是指在逻辑节点上不希望发生的电压和电流的变化，一个门的稳态参数衡量的该电路对制造过程中发生偏差和噪声干扰的稳定性。
(3).噪声源的类型：与信号摆幅Vsw成正比的噪声。
它对信号节点的影响用gVsw来表示；固定噪声。
它对信号节点的影响等于fVnf,Vnf是噪声源的幅值，而f是从噪声到信号节点的传递函数。
(4).简述ＣＭＯＳ反相器噪声容限的定义：所谓噪声容限，是指电路在噪声干扰下，逻辑关系发生偏离的最大允许值，若输入信号中混入了干扰，当干扰大过反相器输入电压阈值时，则使原本应该是高电平的输出信号转化翻转为低电平，或使原本应该是低电平的输出信号翻转为高电平。
(5).扇入：一个门的扇入定义为该门输入的数目。
扇出：表示连接到驱动门输出端的负载门的数目N，增加一个门的扇出会影响它的逻辑输出电平。
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浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷B
姓名 学号 班级 任课教师
一、填空题（本大题共10小题，每空格1分，共10分）
请在每小题的空格中填上正确答案。
错填、不填均无分。
1．（1011111．01）2=（ ）10
2．若10010110是82421BCD 码的一组代码，则它对应的十进制数是________。
3．逻辑函数B A AB F +=的反函数F =________。
4．不会出现的变量取值所对应的最小项叫做 。
5．组合逻辑电路任何时刻的稳定输出仅仅只决定于__________各个输入变量的取值。
6．描述时序逻辑电路的逻辑表达式有驱动方程、________________和输出方程。
7．1K ×4位ROM ，有 位地址输入。
8．要把模拟量转化成数字量一般要经过四个步骤，分别称为采样、保持、________、编码。
9．D/A 转换器的主要参数有 、转换时间和转换精度。
10．集成单稳态触发电路的暂稳态维持时间取决于 。
二、选择题（本大题共10小题，每小题2分，共20分）
在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．若已知Y XY YZ Z Y XY +=++，判断等式=+++))()((Z Y Z Y Y X Y Y X )(+成立的最简单方法是依据 规则。
【 】
A ．代入规则
B ．对偶规则
C ．反演规则
D ．互补规则
12．F (A ,B ,C )的任意两个最小项之积等于 。
【 】 A ．0 B ．1 C ．ABC D ．ABC
13．+0+1A A A ⋅⋅等于 。
【 】 A ．0 B ．1 C ． A D ．A 14．将TTL 与非门正常使用时，多余的输入端应 。
【 】 A ．全部接高电平 B ．部分接高电平，部分接地 C ．全部接地 D ．部分接地，部分悬空 15． S R 触发器不具有 功能。
【 】 A ．保持 B ．翻转
C ．置1
D ．置0
16．图1时序电路的状态图中，具有自启动功能的是。
【 】
A．B．C．D．
图1
17．设集成十进制加法计数器的初态为Q3Q2Q1Q0=1001，则经过5个CP脉冲以后计数器的状态为。
【】A．0100 B．0000 C．0101 D．1001
18．哪种器件中存储的信息在掉电以后即丢失。
【】A．EPROM B．静态RAM C．PAL D．EEPROM
19．多谐振荡电路与单稳态触发电路的区别之一是。
【】A．前者有2个稳态，后者只有1个稳态
B．前者没有稳态，后者有2个稳态
C．前者没有稳态，后者只有1个稳态
D．两者均只有1个稳态，但后者的稳态需要一定的外界信号维持
20．A/D转换器中，转换速度最高的为转换器。
【】A．并行比较型B．逐次逼近型C．计数型D．双积分型
三、分析题（本大题共6小题，每小题8分，共48分）
21．化简题：
（1）用公式法证明：A
C
C
B
B
A
A
C
C
B
B
A+
+
=
+
+
（2）用卡诺化简逻辑函数F(A,B,C,D)＝∑m(3,4,5,6, 10,13,14,15)，求出最简“与-或”表达式。
22．写出如图2所示各电路的输出函数表达式。
TTL门电路
A
B F
1
A
B
C
2k
F
2
A
B
C
D
F
3
A
B
C
D
EN
F
4
图2
23．电路如图3所示，分别写出图3（a ）四选一数据选择器74LS153的输出函数表达式和图3（b ）的74LS138译码器的输出函数表达式。
Z 1
Z
2
Z 3
图3（a ）
图3（b ）
24．电路如图4所示，已知输入端 D S ,D R 的电压波形，试画出与之对应的Q 和Q 的波形。
Q
Q
Q
Q
D S D
R G 2
图4
25．分析如图5所示同步时序逻辑电路。
要求：（1）写出各级触发器的驱动方程（激励函数）；（2）写出各级触发器的状态方程；
（3）列出状态转移表；
（4）画出状态转移图；
（5）描述逻辑功能。
1
Q
图5
26．图6
所示的电路是用施密特触发电路构成的多谐振荡器，试画出电容器C
两端电压v C和输出电压v O的波形。
t
t
v
v
v
C
R
v O
V T+
V T-
图6
四、设计题（本大题共2小题，每小题11分，共22分）
27．试用较少的与非门和非门设计一个两位二进制数平方器，并画出逻辑图。
输入变量AB 表示一个两位二进制数，输出WXYZ 为四位二进制数。
输入端只提供原变量。
28．中规模集成计数器74LS193引脚图和逻辑符号、功能表分别如图7和如表1所示，其中CO 和BO 分别为进位和借位输出。
（1）请画出进行加法计数实验时的实际连接电路。
（2）试通过外部的适当连线，将74LS193连接成8421BCD 码的十进制减法计数器。
LD 74LS193
CO BO 1
2
3
4
56
7
8
16151413121110
9
GND V CC D 0RD D 2D 3
D 1Q 1Q 0CP D CP U Q 2Q 3CO
BO 引脚图
逻辑符号
图7
表1
数字电路和数字逻辑试卷B 答案及评分参考
一、填空题（本大题共10小题，每空格1分，共10分）
1．95.25 2．96 3．+AB AB 或))((B A B A ++ 4．无关项 5．当前 6．状态方程 7．10 8．量化 9．分辨率 10．电阻和电容
二、选择题（本大题共10小题，每小题2分，共20分）
11．B 12．A 13．D 14．A 15．B 16．B 17．A 18．B 19．C 20．A 三、分析题（本大题共6小题，每小题8分，共48分） 21．（1））
，，，，，（6543211m C B A BC A C B A C AB C B A C B A A C C B B A Y =+++++=++= ）
，，，，，（6543212m C B A C AB C B A C B A C B A BC A A C C B B A Y =+++++=++= ∴Y 1=Y 2
（2）解：CD B A D AC D BC ABD C B A Y ++++=
00011110AB CD 11100011110
11111
000000
22．解：B A F +=1 BC A F +=2 CD AB F =3 EN CD EN AB F +=4 （每个式子2分） 23．解：
(1)AB C B AB C B A C B A AB C B A B A C B A F +=++=⋅++⋅+=10 （4分） (2)BC A C B A C B A Y Y Y Z ++==3101 ABC C B A C B A Y Y Y Z ++==7522
ABC C AB C B A BC A Y Y Y Y Z ++++==76533
（4分）
24．解：
Q
Q
d
S d
R （8分）
25．解：
（1）驱动方程：（1分）
n Q D 10=，n
Q D 01=
（2）状态方程（2分）
n Q Q 11
n 0
=+，n
Q Q 01
n 1
=+
（3）状态真值表（2分）
（4）状态转换图（2
分）
1Q 0
Q （5）功能：4进制计数器。
（1分） 26．解：
T+T-t
t
v v
（8分）
四、设计题（本大题共2小题，每小题11分，共22分） 27．解：真值表如下所示
（3分）表达式：
AB
AB
W=
=，B
A
B
A
X=
=，0
=
Y，B
AB
B
A
Z=
+
=（4分）
由与非门和非门构成得逻辑图如下：
A
B
Z
Y
X
W
（4分）
28．解：
（1）进行加法计数实验时的电路连接如图，CP D=“1”，CP U接计数脉冲，RD=0，LD接“1”，输出为Q3、Q2、Q1、Q0。
（5分）
CO
BO
1×
×
×
×
CP
1
计数输出
（
2）（6分，其中图3分，状态转换图及其说明3分）
要求按8421编码十进制减法计数时，电路图下图所示，状态转换图为
2
Q1Q0Q
3
Q
由功能表可知，74LS193是异步置数，因此当出现0000后，先出现1111，才能把计数器置成1001，随后开始减法计数，电路如图所示。
11
1
CP。