四位数字加法器
四位加法器实验报告
四位加法器实验报告1.实验目的：掌握组合逻辑电路的基本分析与设计方法；理解半加器和全加器的工作原理并掌握利用全加器构成不同字长加法器的各种方法；学习元件例化的方式进行硬件电路设计；学会利用软件仿真实现对数字电路的逻辑功能进行验证和分析。
2.实验仪器：数字逻辑实验箱3.实验内容：A. 设计实现逐次进位加法器，进行软件仿真并在实验平台上测试。
B. 设计实现超前进位加法器，进行软件仿真并在实验平台上测试。
C.使用VHDL自带加法运算实现一个4位全加器。
4.实验代码:A. 逐次进位加法器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity FDFA is#定义串行加法器总体接口port(A,B:in std_logic_vector(3 downto 0);Ci:in std_logic;S:out std_logic_vector(3 downto 0);Co:out std_logic);end entity;architecture struct of FDFA iscomponent fadder is#基于一位全加器port(a,b,ci:in std_logic;s,co:out std_logic);end component fadder;signal c0,c1,c2:std_logic;beginU0:fadder port map(A(0),B(0),Ci,S(0),c0);U1:fadder port map(A(1),B(1),c0,S(1),c1);U2:fadder port map(A(2),B(2),c1,S(2),c2);U3:fadder port map(A(3),B(3),c2,S(3),Co);end architecture struct;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fadder is #定义一位全加器port(a,b,ci:in std_logic;s,co:out std_logic);end entity;architecture func of fadder isbeginco<=(a and b) or (ci and ( a xor b));s<=a xor b xor ci;end architecture func;B. 超前进位加法器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity LAC is#定义超前进位加法器总体接口port(A,B:in std_logic_vector(3 downto 0);Ci:in std_logic;Co:out std_logic;S:out std_logic_vector(3 downto 0));end entity;architecture struct of LAC issignal wirep, wireg:std_logic_vector(3 downto 0);signal wirec:std_logic_vector(2 downto 0);component fadder is#基于一位全加器port(Ai,Bi:in std_logic;c:in std_logic;si:out std_logic;pi:out std_logic;gi:out std_logic);end component fadder;component Ker is#Ker总理进位传递信号P与进位产生信号G，以及进位信号C port(ci:in std_logic;P:in std_logic_vector(3 downto 0);G:in std_logic_vector(3 downto 0);C:out std_logic_vector(3 downto 0));end component Ker;beginU0:fadder port map(Ai=>A(0),Bi=>B(0),c=>Ci,si=>S(0),pi=>wirep(0),gi=>wireg(0));U1:fadder port map(Ai=>A(1),Bi=>B(1),c=>wirec(0),si=>S(1),pi=>wirep(1),gi=>wireg(1));U2:fadder port map(Ai=>A(2),Bi=>B(2),c=>wirec(1),si=>S(2),pi=>wirep(2),gi=>wireg(2));U3:fadder port map(Ai=>A(3),Bi=>B(3),c=>wirec(2),si=>S(3),pi=>wirep(3),gi=>wireg(3));L:Ker port map(ci=>Ci,P(0)=>wirep(0),P(1)=>wirep(1),P(2)=>wirep(2),P(3)=>wirep(3),G(0)=>wireg(0),G(1)=>wireg(1),G(2)=>w ireg(2),G(3)=>wireg(3),C(0)=>wirec(0),C(1)=>wirec(1),C(2)=>wirec(2),C(3)=>Co);end architecture struct;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fadder is #定义一位全加器port(Ai,Bi:in std_logic;c:in std_logic;si:out std_logic;pi:out std_logic;gi:out std_logic);end entity;architecture func of fadder isbeginpi<=Ai xor Bi;gi<=Ai and Bi;si<=Ai xor Bi xor c;end architecture func;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity Ker is#定义Ker port(ci:in std_logic;P:in std_logic_vector(3 downto 0);G:in std_logic_vector(3 downto 0);C:out std_logic_vector(3 downto 0));architecture func of Ker isbeginC(0)<=G(0) or ( P(0) and ci );C(1)<=G(1) or ( P(1) and G(0) ) or ( P(1) and P(0) and ci );C(2)<=G(2) or ( P(2) and G(1) ) or ( P(2) and P(1) and G(0) ) or ( P(2) and P(1) and P(0) and ci );C(3)<=G(3) or ( P(3) and G(2) ) or ( P(3) and P(2) and G(1) ) or ( P(3) and P(2) and P(1) and G(0) ) or ( P(3) and P(2) and P(1) and P(0) and ci );end architecture func;C. VHDL自带加法运算实现4位全加器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity VHDLAD is#定义VHDL自带加法运算实现4位全加器总体接口，如果加和比原来和少，则会进位port(A,B:in std_logic_vector(3 downto 0);Ci:in std_logic;Co:out std_logic;S:out std_logic_vector(3 downto 0));end VHDLAD;architecture bhv of VHDLAD issignal D:std_logic_vector(3 downto 0);beginprocess(A,B,Ci,D)beginD <= A + B;if(Ci = '1') thenD <= D + 1;end if;if(D >= A) thenS <= D;Co <= '0';elseS <= D;Co <= '1';end if;end process;end bhv；5.软件仿真结果说明下面图片每幅有14条信号线，从上到下依次为A的低位到高位（共4条）、B的低位到高位（共4条）、输入的进位信号、和的低位到高位（共4条）、输出进位信号。
4位加法器的设计原理
4位加法器的设计原理四位加法器是一种数字电路，用于实现四位二进制数的加法运算。
它由多个逻辑门组成，主要包括四个全加器、一个四路二选一选择器和一个四位二进制数输出。
在四位加法器中，每个全加器都负责计算两个输入位和上一位的进位的和。
全加器的原理是采用异或门（XOR）、与门（AND）和或门（OR）的组合。
具体来说，全加器有三个输入端，分别是两个输入位（A和B）和上一位的进位（Cin），两个输出端，分别是当前位的和（S）和当前位的进位（Cout）。
全加器的计算公式如下：S = (A XOR B) XOR CinCout = AB + (A XOR B)Cin其中，“XOR”代表异或操作，“AND”代表与操作，“OR”代表或操作。
全加器的设计原理是基于四位二进制数的加法运算规则。
在四位加法过程中，每一位的和由该位的两个输入位和上一位的进位确定。
进位则与上一位的输入位和上一位的进位有关。
因此，通过级联四个全加器，就可以实现四位加法运算。
除了四个全加器以外，四位加法器还包括一个四路二选一选择器。
这个选择器根据一个控制信号选择输出。
四位加法器的输出是一个四位二进制数，可以选择以原码、反码或补码的形式输出。
通过选择器的控制信号，可以选择输出形式。
四位加法器的工作原理是：首先，将四个输入数两两相加，得到每一位的和，以及进位。
然后，将每一位的和通过四个全加器计算得到最终的和，同时将进位以及控制信号传递给选择器。
最后，选择器选择要输出的结果。
总结来说，四位加法器是基于全加器的构建的数字电路，可以实现四位二进制数的加法运算。
它的设计原理是根据四位二进制数加法的规则和全加器的计算公式，通过级联四个全加器，并通过选择器控制输出形式，实现四位二进制数的加法运算。
4位加法器实验报告
硬件描述语言实验题目：四位全加器学院数学与计算机学院学科门类xxxxxxxxxx专业xxxxxxxxxx学号姓名x指导教师xxxx20xx年x 月xx日1、实验目的：练习VHDL语言设计工程的建立与仿真的步骤和方法、熟悉VHDL语言行为描述的编写方法。
2、实验环境：PC个人计算机、Windows XP操作系统、Quartus II集成开发环境软件。
3、实验要求：设计一个四位加法器，其引脚及其功能如下表。
4、实验步骤：(1)用RTL描述方式描述4位加法器①RTL描述方式是一种明确规定寄存器描述的方法，它要求在描述时要么采用寄存器硬件的一一对应的直接描述，要么采用寄存器之间的功能描述。
RTL描述方式可以进行逻辑综合，这是其他描述方式所不具备的特点。
②编辑代码这种描述方法详细描述了加法器的计算过程，即写出了每一位的计算和进位方法。
模块内部（构造体说明部分）需要定义三个连接线，定义语句为：signal c0,c1,c2 : std_logic代码如下：library ieee;use ieee.std_logic_1164.all;entity adder4 isport(a,b:in std_logic_vector(3 downto 0);ci:in std_logic;s:out std_logic_vector(3 downto 0);co:out std_logic);end entity;architecture rtl of adder4 issignal c0,c1,c2:std_logic;s(0) <= a (0) xor b(0) xor ci;c0<= (a(0) and b(0)) or (a(0) and ci) or (b(0) and ci);s(1) <= a (1) xor b(1) xor c0;c1<= (a(1) and b(1)) or (a(1) and c0) or (b(1) and c0);s(2) <= a (2) xor b(2) xor c1;c2<= (a(2) and b(2)) or (a(2) and c1) or (b(2) and c1);s(3) <= a (3) xor b(3) xor c2;co<= (a(3) and b(3)) or (a(3) and c2) or (b(3) and c2);end architecture rtl;③仿真结果(2)用行为描述方式描述4位加法器①行为描述是对系统数学模型的描述，其抽象程度比寄存器传输描述方式和结构描述方式更高。
四位加法器
四位加法器一、实验要求掌握组合逻辑电路的基本分析和设计方法；理解半加器和全加器的工作原理，用硬件描述语言实现半加器和全加器的门级设计，并使用自己设计的半加器组件构建全加器；学会利用软件仿真和远程实验系统实现对数字电路的逻辑功能进行验证和分析。
二、实验原理半加器（Half Adder）是不考虑来自低位的进位信号，其输入为 1 bit 的被加数和加数，输出为两位：本位的和以及向高一位的进位。
考虑低位进位的1位二进制加法器称为全加器（Full Adder），其输入为被加数加数以及低一位来的进位，输出为本位的和及向高一位的进位。
一位全加器可以由两个半加器及一个或门连接而成，半加器和全加器逻辑结构分别如图所示。
利用全加器级联可以构成多位二进制加法器，下图所示为四位二进制加法电路，低一位的进位输出作为高一位的进位输入。
这种结构称为逐次进位加法器（Ripple Adder）。
由于逐次进位加法器的进位信号是在各级间逐级传递的，所以高位的输出必须等低位的进位输入稳定后才有效，这就使得逐次进位加法器的延时比较大，速度比较慢。
为了提高加法器的运算速度，需要对加法器的结构进行改进。
引入进位传递信号和进位产生信号的概念，有{P n=A n⊕B n G n=A n B n利用这两个信号，可以把和信号与进位输出信号表示为{S n=P n⊕C n−1 C n=P n C n−1+G n根据上面给出的进位输出表达式，可得C0=G0+ P0C−1C1=G1+ P1C0=G1+ P1G0+P1P0C−1C2=G2+ P2C1=G2+ P2G1+P2P1G0+ P2P1P0C−1C3=G3+ P3C2=G3+ P3G2+P3P2G1+ P3P2P1G0+ P3P2P1P0C−1由于各级的进位传递信号和进位产生信号是同时生成的，所以各级的进位输出信号不再需要等待低一位的进位输入信号，从而大大减小了整个电路的延时，提高的加法器的运算速度。
四位加法器实验报告
四位加法器实验报告四位加法器实验报告一、引言在数字电路的学习中，加法器是一个非常重要的基础电路。
本次实验旨在通过设计和实现四位加法器，加深对数字电路原理的理解，并掌握加法器的设计方法和实现过程。
二、实验目的1. 理解加法器的原理和工作方式；2. 掌握加法器的设计方法和实现过程；3. 学会使用逻辑门电路和触发器构建加法器；4. 验证加法器的正确性和稳定性。
三、实验原理1. 半加器半加器是最基本的加法器，用于实现两个一位二进制数的相加。
其逻辑电路如下：（插入半加器电路图）2. 全加器全加器是由两个半加器和一个或门构成，用于实现三个一位二进制数的相加。
其逻辑电路如下：（插入全加器电路图）3. 四位加法器四位加法器是由四个全加器和一些其他逻辑门组成，用于实现四个四位二进制数的相加。
其逻辑电路如下：（插入四位加法器电路图）四、实验步骤1. 按照电路图连接逻辑门和触发器，搭建四位加法器电路；2. 使用开关设置输入数据，观察输出结果；3. 验证加法器的正确性，将不同的输入数据相加，并手动计算结果进行对比；4. 测试加法器的稳定性，观察输出结果是否随着时间稳定。
五、实验结果与分析通过实验，我们成功搭建了四位加法器电路，并进行了多组数据的测试。
实验结果表明，加法器能够正确地进行四个四位二进制数的相加，并输出正确的结果。
同时，实验中观察到输出结果在一段时间后稳定下来，验证了加法器的稳定性。
六、实验总结本次实验通过设计和实现四位加法器，加深了对数字电路原理的理解，并掌握了加法器的设计方法和实现过程。
通过实验验证了加法器的正确性和稳定性，提高了实际操作能力和解决问题的能力。
同时，实验中还发现了一些问题，比如电路连接错误、输入数据设置错误等，这些问题在实验中及时发现和解决，也对实验结果的准确性起到了保障作用。
在今后的学习中，我们将进一步深入研究数字电路的原理和应用，不断提高自己的实验技能和创新能力。
希望通过这次实验，能够为我们的学习和未来的工作打下坚实的基础。
四位加法器的设计
四位加法器的设计（EDA）姓名：赵华洪学号：09325232专业：电子信息工程班级：093252班指导教师：黄河2012年11月08日目录一、简介二、目的与要求三、半加器设计四、一位全加器的设计五、四位加法器六、四位加法器的RTL图和仿真图七、四位级连加法器的全代码八、参考文献一、简介EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。
EDA代表了当今电子设计技术的最新发展方向，它的基本特征是：设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASIC）实现，然后采用硬件描述语言（HDL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件，这样的设计方法被称为高层次的电子设计方法。
现在对EDA的概念或范畴用得很宽。
包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。
目前EDA 技术已在各大公司、企事业单位和科研教学部门广泛使用。
例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。
本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。
EDA 设计可分为系统级、电路级和物理实现级。
利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。
Verilog实现的4位串行进位加法器精编版
Verilog实现的4位串行进位加法器精编版在数字电路中，加法器是最基本的电路之一、串行进位加法器是一种将两个二进制数相加的电路，通过逐位相加的方式实现。
本文将介绍如何使用Verilog语言实现一个4位串行进位加法器的精编版。
首先，我们需要定义输入和输出端口。
对于一个4位的串行进位加法器，我们需要4个输入端口A[3:0]和B[3:0]，以及一个输出端口Sum[3:0]。
另外，还需要一个输入端口CarryIn和一个输出端口CarryOut，用于传递进位信号。
```module SerialCarryAdderinput [3:0] A,input [3:0] B,input CarryIn,output [3:0] Sum,output CarryOut```接下来，我们可以定义内部信号。
对于一个4位的串行进位加法器，我们需要4个内部信号，分别代表每一位的进位信号。
```wire C0, C1, C2, C3;```然后，我们可以开始实现每一位的加法逻辑。
首先，我们定义一个内部信号XOROut，用于存储每一位的异或结果。
然后，我们使用XOR门实现异或逻辑。
```wire XOROut;assign XOROut = A[0] ^ B[0];```接下来，我们定义一个内部信号ANDOut，用于存储每一位的与结果。
然后，我们使用AND门实现与逻辑。
```wire ANDOut;assign ANDOut = A[0] & B[0];```然后，我们定义一个内部信号Sum0，用于存储第一位的和结果。
然后，我们使用XOR门实现异或逻辑。
```wire Sum0;assign Sum0 = XOROut ^ CarryIn;```然后，我们定义一个内部信号Carry0，用于存储第一位的进位结果。
然后，我们使用OR门实现或逻辑。
```wire Carry0;assign Carry0 = ANDOut ， (XOROut & CarryIn);```接下来，我们可以依次实现剩余3位的加法逻辑。
4位快速加法器设计故障与调试
4位快速加法器设计故障与调试4位快速加法器设计故障与调试引言：在数字电路设计中，快速加法器是一个非常重要的组件。
它用于将两个二进制数相加，并输出其结果。
然而，在设计和实现过程中，可能会遇到一些故障或错误。
本文将介绍4位快速加法器的设计故障和调试方法。
一、4位快速加法器的基本原理1.1 二进制加法的基本概念二进制加法是指将两个二进制数相加，并按照二进制规则进行进位和求和。
当两个二进制数A=1101和B=1010相加时，其结果为C=10111。
1.2 4位快速加法器的结构4位快速加法器由四个全加器组成，每个全加器负责计算一对输入位的和以及前一位的进位。
四个全加器按照级联方式连接起来，形成一个完整的4位快速加法器。
二、常见故障与解决方法2.1 电路连接错误在设计和实现过程中，可能会出现电路连接错误导致功能无法正常工作。
这种情况下，需要检查电路连接是否正确，并进行修正。
2.2 逻辑门选择错误在选择逻辑门时，可能会选错门类型或门数量不足，导致电路无法正确计算和输出结果。
解决方法是仔细检查逻辑门的选择，并根据需要增加或更换逻辑门。
2.3 信号线延迟问题在数字电路中，信号线延迟是一个常见的问题。
当信号传输的时间超过了设计所允许的范围时，可能会导致计算结果出错。
解决方法是通过添加缓冲器或调整信号线长度来解决延迟问题。
2.4 电源供应不稳定电源供应不稳定可能导致电路工作不正常或产生噪声干扰。
为了解决这个问题，可以使用稳压器来提供稳定的电源，并添加滤波器以降低噪声干扰。
三、调试方法3.1 逐级验证在进行调试时，可以使用逐级验证的方法。
首先验证单个全加器的功能是否正常，然后再将多个全加器级联起来进行整体验证。
3.2 输入输出检查通过检查输入和输出信号是否符合预期结果，可以确定是否存在故障。
如果输入和输出不匹配，则需要检查逻辑门连接、输入数据和控制信号等方面是否有错误。
3.3 示波器测量使用示波器可以观察信号的波形和时序，从而帮助定位故障。
4位并行加法器代码
4位并行加法器代码摘要：1.4 位并行加法器的概念和原理2.4 位并行加法器的实现方法3.4 位并行加法器的应用场景正文：一、4 位并行加法器的概念和原理4 位并行加法器是一种能够同时对四个二进制数进行加法运算的电路。
在计算机系统中，数据的传输和处理通常是以二进制形式进行的。
为了提高运算速度，需要采用并行加法器，使其在同一时钟周期内完成多个二进制数的加法运算。
4 位并行加法器正是为了满足这一需求而设计的。
二、4 位并行加法器的实现方法1.采用全加器实现全加器（Full Adder）是一种能够对两个二进制数进行加法运算的电路。
通过多个全加器的级联，可以实现对多个二进制数的加法运算。
例如，实现一个4 位并行加法器，需要4 个全加器级联。
输入数据为4 个二进制数A、B、C、D，输出结果为S、C0、C1。
2.采用数据选择器实现数据选择器（Data Selector）是一种能够根据控制信号选择输入数据输出的电路。
通过使用数据选择器，可以实现对多个二进制数的加法运算。
例如，实现一个4 位并行加法器，需要4 个数据选择器级联。
输入数据为4 个二进制数A、B、C、D，输出结果为S、C0、C1。
三、4 位并行加法器的应用场景1.数据处理在数据处理系统中，例如计算机、手机等设备，4 位并行加法器可用于加速数据的加法运算，提高数据处理速度。
2.图像处理在图像处理领域，例如模式识别、图像增强等应用，4 位并行加法器可以用于加速图像的像素级加法运算，提高图像处理效果。
3.通信系统在通信系统中，例如调制解调器、信道编解码等应用，4 位并行加法器可以用于加速信号的加法运算，提高通信系统的性能。
综上所述，4 位并行加法器在多个领域具有广泛的应用前景。
4位全加器实验报告
4位全加器实验报告篇一：四位全加器实验报告实验一：四位全加器实验报告实验日期：学生姓名：陆小辉（学号：25）指导老师：黄秋萍加法器是数字系统中的基本逻辑器件，是构成算数运算电路的基本单元。
1位加法器有全加器和半加器两种。
多位加法器构成方式有并行进位方式和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度较快；串行进位加法器是将全加器级联构成多位加法器。
并行进位加法器通常比串行进位加法器占用更多的资源，随着位数的增多，相同位数的并行进位加法器比串行进位加法器的资源占用差距快速增大。
因此，在工程中使用加法器时，要在速度与容量之间寻求平衡。
一、设计要求：设计四位全加器，完成相应的功能。
可采用并行进位方式和串行进位方式，可采用三种常用建模方式中的任意一种。
三、测试代码如(转载自：小草范文网:4位全加器实验报告)下： module text_fulladd4; 二、设计代码如下：（此处采用数据流建模）wire [3:0]sum; module fulladd4(sum,cout,a,b,cin); wire cout; output [3:0]sum; reg [3:0]a,b; output cout; reg cin; input [3:0]a,b; fulladd4 f1(sum,cout,a,b,cin);input cin; initial assign {cout,sum}=a+b+cin; begin endmodule a=4'b0; b=4'b0; cin=1'b0; #210 $stop; end always #10 a=a+1; always #5 b=b+1; always #100 cin=cin+1;endmodule 四、仿真波形如下：续图篇二：4位全加器实验报告数电第一次实验通信1402 程杰 UXX13468【实验目的】采用ISE集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四进制全加器。
四位超前进位加法器原理
超前进位加法器原理74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。
其管脚如图1所示：图1 74283管脚图其真值表如下所示：表1 4位超前进位加法器真值表由全加器的真值表可得Si 和Ci的逻辑表达式：定义两个中间变量Gi 和Pi：当Ai ＝Bi＝1时，Gi＝1，由Ci的表达式可得Ci＝1，即产生进位，所以Gi称为产生量变。
若Pi ＝1，则Ai·Bi＝0，Ci＝Ci-1，即Pi＝1时，低位的进位能传送到高位的进位输出端，故Pi称为传输变量，这两个变量都与进位信号无关。
将Gi 和Pi代入Si和Ci得：进而可得各位进位信号的逻辑表达如下：根据逻辑表达式做出电路图如下：逻辑功能图中有2输入异或门，2输入与门，3输入与门，4输入与门，2输入或门，3输入或门，4输入或门，其转化成CMOS晶体管图如下：电路网表如下：*xor 2.subckt xor2 a b c d fmxorpa 1 a vdd vdd pmos l=2 w=8 mxorpb f d 1 vdd pmos l=2 w=8 mxorpc 2 b vdd vdd pmos l=2 w=8 mxorpd f c 2 vdd pmos l=2 w=8 mxorna f a 3 0 nmos l=2 w=4 mxornb 3 b 0 0 nmos l=2 w=4 mxornc f c 4 0 nmos l=2 w=4 mxornd 4 d 0 0 nmos l=2 w=4.ends xor2*and2.subckt and2 a b fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=4 mandnb 1 b 0 0 nmos l=2 w=4.ends and2*and3.subckt and3 a b c fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=6 mandnb 1 b 2 0 nmos l=2 w=6 mandnc 2 c 0 0 nmos l=2 w=6.ends and3*and4.subckt and4 a b c d fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandpd f d vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=8 mandnb 1 b 2 0 nmos l=2 w=8 mandnc 2 c 3 0 nmos l=2 w=8 mandnd 3 d 0 0 nmos l=2 w=8.ends and4*or2.subckt or2 a b fmorpa 1 a vdd vdd pmos l=2 w=8 morpb f b 1 vdd pmos l=2 w=8mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4.ends or2*or3.subckt or3 a b c fmorpa 1 a vdd vdd pmos l=2 w=12 morpb 2 b 1 vdd pmos l=2 w=12 morpc f c 2 vdd pmos l=2 w=12mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4.ends or3*or4.subckt or4 a b c d fmorpa 1 a vdd vdd pmos l=2 w=16 morpb 2 b 1 vdd pmos l=2 w=16 morpc 3 c 2 vdd pmos l=2 w=16 morpd f d 3 vdd pmos l=2 w=16mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4mnd f d 0 0 nmos l=2 w=4.ends or4*not.subckt not a fmnotpa f a vdd vdd pmos l=2 w=4 mnotna f a 0 0 nmos l=2 w=2.ends not *反相器*or21.subckt or21 a b fxor2 a b 1 or2xnot 1 f not.ends or21 *2输入或门*or31.subckt or31 a b c fxor3 a b c 1 or3xnot 1 f not.ends or31 *3输入或门*or41.subckt or41 a b c d fxor4 a b c d 1 or4xnot 1 f not.ends or41 *4输入或门*xor21.subckt xor21 a b fxm a A5 notxn b B5 notxxor a b A5 B5 f xor2.ends xor21 * 2输入异或门*and21.subckt and21 a b fxand2 a b 1 and2xnot 1 f not.ends and21 *2输入与门*and31.subckt and31 a b c fxand3 a b c 1 and3xnot 1 f not.ends and31 *3输入与门*and41.subckt and41 a b c d fxand4 a b c d 1 and4xnot 1 f not.ends and41 *4输入与门xxor211 a1 b1 p1 xor21xxor212 a2 b2 p2 xor21xxor213 a3 b3 p3 xor21xxor214 a4 b4 p4 xor21xand211 a1 b1 g1 and21xand212 a2 b2 g2 and21xand213 a3 b3 g3 and21xand214 p1 c0 m0 and21xor211 m0 g1 c1 or21 *进位C1xand311 p2 p1 c0 m1 and31xand215 p2 g1 m2 and21xor312 g2 m1 m2 c2 or31 *进位C2xand411 p3 p2 p1 c0 m3 and41xand313 p3 p2 g1 m4 and31xand216 p3 g2 m5 and21xor412 m3 m4 m5 g3 c3 or41 *进位C3xxor215 p1 c0 s1 xor21 *输出s1xxor216 p2 c1 s2 xor21 *输出s2xxor217 p3 c2 s3 xor21 *输出s3xxor218 p4 c3 s4 xor21 *输出s4.include "c:\lib\130nm_bulk.l"tt.opt scale=0.05u.global vdd gndvdd vdd 0 1.2va1 a1 0 pulse 1.2 1.2 20n 1f 1f 30n 100nva2 a2 0 pulse 0 0 20n 1f 1f 30n 100nva3 a3 0 pulse 0 0 20n 1f 1f 30n 100nva4 a4 0 pulse 0 0 20n 1f 1f 30n 100nvb1 b1 0 pulse 1.2 1.2 20n 1f 1f 30n 100n vb2 b2 0 pulse 1.2 1.2 20 1f 1f 30n 100nvb3 b3 0 pulse 0 0 20n 1f 1f 30n 100nvb4 b4 0 pulse 1.2 1.2 20n 1f 1f 30n 100nvc0 c0 0 pulse 0 0 4n 1f 1f 0n 100n.tran 1n 100n.plot tran v(s1).plot tran v(s2).plot tran v(s3).plot tran v(s4).end。
数字逻辑_4位全加器课程设计
目录摘要 (1)Abstract (2)1设计关键 (3)2设计过程 (4)2.1设计思路 (5)2.2设计过程 (6)3设计过程 (7)3.1设计实现代码 (7)3.2功能仿真 (8)4设计总结 (9)参考文献 (10)摘要全加器的运用是相当的广泛的,像各种各样的CPU和某些模型机，然而对于快速正确的加法器的设计是相当的重要的，所以在这次课程设计我选择对全加器的设计与实现。
一个器件需要进一步的更新换代，在我所学的知识领域里面，我认为应该需要两个方面，一个是设计，有一个好的设计，它就像一种需求一样，即使这种设计在实际上暂时无法得到应用，但是，在一定时期以后，它是可以实现的。
另一个是工艺，对于一个好的设计，由于工艺还没有达到那个水平没法进行对好的设计的实现。
所以在这次我使用我所学过的知识进行对这个四位全加器进行设计。
由于涉及串联进位，会导致进位延迟，故这种设计仅适用于低速情况。
关键词：全加器四位延迟低速AbstractFulladder implement use is quite widespread, like all sorts of CPU and some model machine, yet for rapid correct adder design is quite important, so in this course design fulladder device for my choice of design and implementation.A device need further upgrading, in my knowledge field inside, I think should need two aspects, one is the design, there is a good design, it is just like a kind of demand the same, even if the design in actually temporarily unable to find application, but, in a certain period after, it is can be realized. Another is the process, for a good design, due process have not reached the level on a good design can achieve. So in this time I use my knowledge learned about this four fulladder device to carry on the design. Because it involves a series carry and can lead to carry delay, so this design only suitable for low speed.Keywords: fulladder device four delay low speed1设计关键全加器是组合逻辑电路的一个重要的器件，它的设计方式有多种，这里采用逐个进位即串行进位和超前进位即并行进位综合设计。
4位快速加法器原理
4位快速加法器原理四位快速加法器是一种广泛应用于现代数字电路的基本运算模块，它可以实现对两个4位二进制数或小于4位的二进制数进行快速的加法运算。
其工作原理基于基本的逻辑门电路，包括与门、或门、非门等。
四位快速加法器由两个主要部分构成：输入部分和计算部分。
输入部分接受两个4位二进制数作为输入，其中每个二进制数按照从最低位到最高位的顺序作为输入。
计算部分执行快速加法运算，并产生输出结果。
在计算部分，首先将两个输入数的最低位输入到全加器中进行加法运算。
全加器是由一个与门、两个异或门和一个或门组成的电路。
该电路的输出结果为两个输入位和进位位的和，以及进位位的进位结果。
当进行两个二进制数的最低位的相加时，进位位的值默认为0。
然后将下一个输入位和前面的进位结果在全加器中相加，以便实现接续的进位运算。
这个过程将重复进行，直到最高位相加完成。
最终输出的结果为一个4位二进制数。
如果最高位相加的结果产生进位，则输出的结果中也会包含一个进位位。
四位快速加法器的工作原理简单直接，在现代数字电路应用中非常常见。
它可以通过级联多个四位快速加法器来实现更大数的快速相加运算。
这种级联的实现方式被称为位数扩展加法器。
例如，将两个8位二进制数相加，则可以通过级联两个四位快速加法器来实现。
在此基础上，通过不断级联可以实现更大数的加法运算。
总之，四位快速加法器是现代数字电路中非常重要的基本运算模块，可以实现快速、高效的二进制数相加运算。
其工作原理基于全加器电路，通过输入和计算两个主要部分来实现。
同时，四位快速加法器可以通过级联多个加法器实现更大数的快速加法运算。
4位数加法器设计报告
4位数加法器设计报告
设计报告：4位数加法器
1.简介：
2.设计原理：
3.设计步骤：
步骤一：确定输入和输出
步骤二：设计全加器
全加器是4位数加法器的基本单元，它负责进行两个二进制数位的加法运算，并生成相应的和与进位输出。
全加器的输入包括两个二进制数位（A和B）和一个进位信号（Cin），输出是一个和位（S）和一个进位输出（Cout）。
步骤三：连接四个全加器
使用四个全加器将输入的两个4位二进制数逐位相加，将进位信号连接到下一级全加器的进位输入，结果和输出为4位二进制数。
步骤四：设计加法器的控制逻辑
控制逻辑用于判断在每个时钟周期中是否需要进行进位。
当两个输入数的相应位以及前一位的进位信号都为1时，才会产生进位输出。
步骤五：测试和调试
对设计的4位数加法器进行仿真测试，并使用实际电子元件进行搭建和调试。
4.设计要点：
-全加器的设计要考虑进位信号的传播和延迟。
-用适当的逻辑门和触发器将四个全加器连接在一起。
-控制逻辑的设计要注意时序和状态转换。
5.设计优化：
-使用快速加法器设计，减小进位传播延迟。
-采用并行加法器设计，在多个位上同时进行加法运算，提高运算速度。
-加入流水线设计，将加法运算划分为多个阶段，提高运算频率。
6.结论：
4位数加法器是一种常见的数字逻辑电路，用于对两个4位二进制数进行加法运算。
它的设计原理简单直观，涉及到全加器、控制逻辑和进位传播等方面的内容。
通过合理的设计和优化，可以实现高效的4位数加法器。
同时，我们也可以考虑在此基础上进行更高位数的加法器设计，以满足不同的需求。
4位快速加法器原理
4位快速加法器原理四位快速加法器是指用于执行四位数加法运算的电路。
其原理可以分为如下几个步骤：1. 位相加器（Half Adder）：该电路用于执行两个二进制位相加操作。
对于输入的两个二进制位A和B，位相加器会通过异或门（XOR gate）得到它们的和S，然后通过与门（AND gate）得到它们的进位C。
比如当A为0，B为1时，S为1，C为0；当A为1，B为1时，S为0，C为12. 全加器（Full Adder）：当执行三个二进制位相加操作时，需要使用全加器电路。
全加器会接受两个输入位与进位位（Cin），然后通过两个位相加器得到两个中间结果（Sn）和进位位（Cout）。
其中第一个位相加器用于计算Cin和A的和（S1），第二个位相加器用于计算S1和B的和（S2），最终结果S2和两个位相加器的进位结果相加得到最终结果Sn。
3. 四位加法器：四位加法器是由四个全加器串联而成的电路。
每个全加器都接收两个输入位和一个进位位，并生成一个输出位和一个进位位。
第一个全加器接收A0、B0和Cin，并生成S0和C1、第二个全加器接收A1、B1和C1，并生成S1和C2、第三个全加器接收A2、B2和C2，并生成S2和C3、最后一个全加器接收A3、B3和C3，并生成S3和Cout。
4. 进位传递加法器（Carry Lookahead Adder）：进位传递加法器是一种优化的四位加法器电路，它通过预先计算进位位的传递情况，可以更快速地得到结果。
进位传递加法器由两个部分组成：进位生成部分和进位传递部分。
进位生成部分用于计算每一位的进位结果，进位传递部分用于计算每一位进位位的传递情况。
通过计算进位生成部分和进位传递部分的结果可以得到最终结果。
总结起来，四位快速加法器通过使用位相加器、全加器以及进位传递加法器等电路模块，实现了高效的四位加法运算。
通过预先计算进位位的传递情况，提高了加法运算的速度。
这种加法器广泛应用于计算机硬件中，可以快速进行多位数的加法运算。
4位快速加法器设计原理
4位快速加法器设计原理快速加法器是一种计算器件，可以快速地对两个二进制数进行加法运算。
相对于一般的加法器，它具有更高的速度和效率。
本文主要介绍4位快速加法器的设计原理。
1.基本概念在二进制加法中，加法器通过对两个二进制数分别进行逐位相加的方法，得到它们的和。
二进制加法的基本规则如下：0+0=0;1+0=1;0+1=1;1+1=0（进位1）。
在四位二进制数的加法中，每位相加可以得到一个位和进位两位。
4位快速加法器在计算时需要考虑到位和进位两个方面。
2.快速加法器的组成4位快速加法器可以由4个1位全加器和1个2位全加器组成。
1位全加器的输出等于输入A、B和进位C的和。
输出S等于(A xor B) xor C，进位C 等于AB+C(A xor B)。
2位全加器是由两个1位全加器和一个2选1选择器组成。
输入A和B分别与这两个全加器相连，进位C输入到这两个全加器的进位端。
选择器的选择信号是两个输入和上一个全加器的进位，选择器的输出连接到2位全加器的进位输出。
3.原理图4位快速加法器的原理图如下所示：每个1位全加器都由具有相同运算功能的逻辑门电路组成。
在1位全加器中，输入A、B和进位C分别与XOR、AND和OR门相连，这些门的输出再次进行逻辑运算得到输出S和新的进位C。
2位全加器由两个1位全加器和一个2选1选择器组成。
选择器的选择信号是上一个1位全加器的进位和两个输入的和。
这两个1位全加器的进位输出也分别与这个选择器相连。
4.流程图4位快速加法器的计算流程图如下所示：将输入的两个4位二进制数的第0位分别输入到1位全加器1和2中。
这两个全加器的进位C0均为0，得到第0位的位和（S0）和进位（C1）。
然后，将输入的两个4位二进制数的第1位分别输入到1位全加器3和4中。
全加器3的进位C1为1，因为它是在第0位加法器的进位C1的基础上进行的。
全加器4的进位C2为全加器3的进位C2与两个输入的和的2选1选择器输出的结果。
四位加法器设计范文
四位加法器设计范文四位加法器是一种用于执行四位二进制数加法的数字电路。
它可以通过将四个单独的一位加法器相连来实现。
每个一位加法器接收两个输入位和进位位，并输出一个和位和一个进位位。
四位加法器还需要一个额外的输入位作为最高位的进位位，以便处理溢出情况。
1.第一步：设计一位全加器全加器是执行两个输入位和一个进位位的加法操作，并输出一个和位和一个进位位。
它可以使用两个半加器和一个或门来实现。
半加器有两个输入位a和b，以及两个输出位s和c。
其中，s为和位，c为进位位。
半加器的真值表如下：a，b，s，c---，---，---，---0，0，0，00，1，1，01，0，1，01，1，0，1将两个半加器串联起来，可以得到一个全加器。
全加器的真值表如下：a ，b ，c ， s ， carry---，---，---，---，-------0，0，0，0，00，0，1，1，00，1，0，1，00，1，1，0，11，0，0，1，01，0，1，0，11，1，0，0，11，1，1，1，12.第二步：设计四位加法器四位加法器可以通过将四个全加器相连来实现。
它有四个输入位a3、a2、a1和a0，四个输入位b3、b2、b1和b0，一个输入位carry_in，四个输出位s3、s2、s1和s0，一个输出位carry_out。
其中，s3为最高位的和位，carry_out为溢出位。
首先，将a0和b0送入第一个全加器，得到s0和carry_out_0。
然后，将a1、b1和carry_out_0送入第二个全加器，得到s1和carry_out_1、同样地，将a2、b2和carry_out_1送入第三个全加器，得到s2和carry_out_2、最后，将a3、b3和carry_out_2送入第四个全加器，得到s3和carry_out。
3.第三步：使用多路选择器处理溢出当四位加法器出现溢出时，carry_out为1、为了处理溢出情况，我们可以使用一个多路选择器。
4位数加法器设计报告
4位数加法器设计报告一、设计任务和要求1.1、任务描述：1、系统通过4×4的矩阵键盘输入数字及运算符；2、可以进行4位十进制数以内的加法运算，如果计算结果超过4位十进制数，则屏幕显示E；3、可以进行加法以外的计算（乘、除、减）；4、创新功能。
1.2、任务要求：1、理解任务书要求，明确分工，查找相关资料，制定系统方案；2、论证系统设计方案，运用Proteus等软件绘制电路原理图；3、根据硬件电路，确定算法，设计程序框图，编写程序代码；4、误差分析与改进，完成设计报告。
二、方案论证2.1、适用矩阵键盘控制作为输入电路，电路和软件稍微复杂，但是相比用独立按键，可节省I/O口，其原理图如2.1所示：图2.1 矩阵键盘控制电路2.2、采用LED数码管显示,数码管图如图2.2.1所示：下图则是加法器电路的原理图：3.1、主控模块该设计的核心控制电路是 AT89C52单片机。
AT89C51是一种带4K字节FLASH存储器（FPEROM—Flash Programmable and Erasable Read Only Memory）的低电压、高性能CMOS 8位微处理器，俗称单片机。
AT89C2051是一种带2K字节闪存可编程可擦除只读存储器的单片机。
单片机的可擦除只读存储器可以反复擦除1000次。
该器件采用ATMEL高密度非易失存储器制造技术制造，与工业标准的MCS-51指令集和输出管脚相兼容。
由于将多功能8位CPU和闪烁存储器组合在单个芯片中，ATMEL的AT89C51是一种高效微控制器，AT89C2051是它的一种精简版本。
AT89C 单片机为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。
其引脚AT89C51芯片模型3.1.1、主要功能特性(1) 4K字节可编程闪烁存储器。
(2) 32个双向I/O口；128×8位内部RAM 。
(3) 2个16位可编程定时/计数器中断，时钟频率0-24MHz。
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数字电路与自动化
课程设计报告设计题目：数字加法显示电路
姓名：刘丽萍
班级：10应用电子技术3
学号：1006020124
小组成员：刘丽萍、陈玉青
设计时间：2011年12月05日~2011年12月25日
目录
一、设计目的------------------------------------------2
二、设计要求------------------------------------------2
三、方案论证与比较---------------------------------2
四、设计原理和各元器件的原理------------------3
五、硬件制作与调试---------------------------------5
六、设计小结------------------------------------------7
七、参考书目------------------------------------------7
数字加法显示电路
一、设计目的
通过设计一个四位加法显示电路，充分了解掌握组合逻辑电路的设计过程，达到以下目的：
1、掌握电路板的焊接技术。
2、掌握基本电路的应用，了解用简单门电路实现控制逻辑的方法。
3、了解了基本电子芯片的功能和使用。
4、实现了理论和实际相结合。
5、进一步学会电路设计与调试。
6、掌握全加器、比较器及译码器设计电路的方法。
二、设计要求
用全加器、比较器、译码器和七段数码管设计一个四位加法显示电路。
要求：输入两个数，使用全加器进行两个的个位十进制相加，通过与比较器比较，如果小于10则正常显示，反而不显示。
完成所设计电路的仿真；数字加法显示电路的焊接的排版、安装和调试；书写设计报告上交电路并进行答辩。
三、方案论证与比较
方案一：
此方案是在拨动开关输入两个二进制数，这时只经过全加器（74ls83D）、比较器（74ls85D）、译码器（74ls47）后直接输出该数并在数码管上输出。
例如:输入0100和0010则数码管输出6；输出为大于等于10小于16时，非门和异或门控制译码器使译码器不输出，数码管不显示。
例如0011和1000等于11大于10译码器不输出，数码管不显示。
输出大于或等于16时，加法器将会有进位，此时非门和与门控制译码器的使能端使译码器不工作而不输出。
例如:输入1011和0111等于18大于16，此时有进位而不输出。
方案二：
此方案当拨动开关输入两个二进制数经过全加器相加后与比较器比较大于或等于0小于10，在数码管输出；大于或等于10小于16时非门和与门而控制译码器使译码器U2工作而不输出。
例如：输入1000和0010等于11大于10而不输出;当拨动开关输入两个二进制数经过全加器相加后与比较器比较大于或等于16时，加法器将会有进位，此时非门和与门控制译码器的使能端使译码器不工作而不输出。
例如:输入1010和0111等于17大于16，此时有进位而不输出。
方案一和方案二都可以实现设计要求，它们的区别在译码器，方案一译码器（74ls47）是驱动共阳的数码管，而方案二译码器使驱动共阴的数码管。
四、设计原理和各元器件的原理
设计原理：用八个单刀双掷开关通过高低电平控制全加器的输入，实现两个四位二进制的输入，经过全加器（74ls283）输出两数之和，输出结果与比较器（74ls85）进行比较，结果小于10则由显示译码器（74ls248）传递数据给七段数码管显示输出数字；若输出结果大于等于10，小于16，通过与比较器进行比较，大于等于10，小于16不输出。
则不显示；若输出结果大于等于16时，
因有进位，则不参加比较。
非门（74ls04）主要是用于全加器的进位即当数大于16不输出，与门（74ls08）主要是当数小于10时要将数输给译码器（74ls248）。
元器件原理：全加器（74ls283）可进行两个四位二进制的加法运算，每位有和输出Σ1~Σ4，进位由第四位得到C4，C0为低位进位。
引出端符号:
A1–A4 运算输入端，B1–B4 运算输入端，C0 进位输入端，Σ1–Σ4 和输出端，C4 进位输出端。
74ls283的外接端口如下图：
比较器74ls85可进行二进制码的比较，对两个四位字的比较结果由三个输出端FA>B,FA=B,FA<B (O AGTB,OAEQB,OALTB)输出。
引出端符号:
A0—A3，B0—B3，字A、B输入端：A>B,A=B,A<B（AGTB,AEQB,ALTB）为级联输入端; FA>B,FA=B,FA<B (O AGTB,OAEQB,OALTB)输出端。
74ls85的外接端口如图
译码器74ls248输出端（a~g）为低电平有效，可直接共阴的七段数码管。
当~BI/为低电平，不管其它输入端状态如何，a~g均为低电平。
当~RBI和地址端（A—D）均为低电平，并且灯测试（~LT）为高电平时，a~g均为低电平。
当~BI为高电平开路时，/LT的低电平可使a~g为高电平。
引出端符号：
A,B,C,D为译码地址输入端：~BI/RBI为消隐输入端；~LT为测试端；~RBI 为灭零端；a~g段输出。
外接端口如下图：
一个七段数码管内部是由八个发光二极管组成的，其中七个发光二极管构成字型“8”的各个笔画（a~g），另一个发光二极管作为小数点（dp），外部结构如图所示：
以我所用的共阴级数码管为例，其中公共端接低电平（0），当在某一段（如d）上施加正向电压（1）时，该段发光二极管被点亮；不加电压则为暗。
为了保护各段LED不因电流过大而损坏，需在各个段上外加限流电阻保护，阻值大约为200~500欧。
五、硬件制作与调试
课程设计所需的元器件：一个4.5V的电源、电路板、五个插槽、一个全加器（74ls283）、一个比较器（74ls85）、一个译码器（74ls248）、一个七段数码管、一个非门（74ls04）、一个与门（74ls08）、八个单刀双掷开关、七个270欧的电阻。
制作过程：先设计电路，再通过Multisim虚拟仿真，确定电路可以完成所要求的。
根据设计仿真好的电路框架结构图，在限有的万用板进行合理的排版。
在焊接前，要用万用表测试各个元器件是否有损坏。
依据设计原理对照元器件参数合理的连接。
在接数码管之前要先用万用表的电阻档进行测量，找出各个引脚。
焊接时最好保持一次焊接，需要跳线的就进行跳线。
焊接时，为了防止各芯片在焊接过程中烧坏，所以先焊上插槽，再将芯片插在上面。
焊接时，将所用的VCC连在一起然后引一条外接线出来作为整块电路板的电源线，将所有接地部分，包括开关接地及芯片的GND接在一起然后再引一条外接线出来作为整块电路板的地线。
调试：完成电路板的焊接工作后，进行检查电路，我们对照原图对连线焊接进行检查。
并用万用表的电阻档对各条连线进行测量，检查各条连线是否有焊接。
检查到全加器74ls283和非门74ls04的地线没有接到总底线上，补焊上，通过仔细检查一遍已焊的焊点的质量，并对有一些虚焊的焊点进行了补焊。
通过仔细检查过后，确认无误时。
接上电源后，一开始发现数码管不显示，通过检查发现是开关全拨动到电源正极，通过拨动开关，开关全拨动到电源负极是，数码管显示为0，拨动开关，数码管正确显示0~9状态，大于等与10数码管不显示。
通过设计、排版、焊接、检查、调试此电路有按要求完成，就此数字加法显示电路最终成功。
电路存在的问题及其改进
1、电路会有跳线易短路
2、管脚没有全弄清楚
3、经常出现漏焊
改进方法:
1、在焊之前把每个管脚大概要走的路线都要弄清楚，这样跳线会比较少。
2、焊的时候要细心，减少漏焊。
3、弄清管脚，并对其检测避免焊错。
焊接完的电路图:
电路正面
电路反面
六、设计小结
通过此次设计加法显示电路，并焊接和调试，深刻感受到咯无论做什么事都要有一丝不苟的精神，由于距离上一次焊电路板有一些时间，所以焊的过程中还是遇到了一些困难，通过这次设计电路也得到了不少收获。
以前都是看着
原电路图焊电路，比较容易，也很少像这次用多个芯片。
芯片的管脚很多需要跳线的也很多，在焊的过程中也遇到很多问题。
例如，开始的时候没有排好器件的位置，导致有些连跳线都没地方引。
通过此次设计数字加法显示电路，使我加深了对本章组合逻辑电路知识的结合与巩固，从而我了解到学习中如果能更好的抓住重点，这样可以大大得提高学习质量。
通过焊电路板，使我更加理解平时所说的只学专业的理论的知识是远远不够的，因为实际上的元器件跟我们在课本上所看到的有一定的区别。
例如，在书上，比较器的八个输入端都在芯片的左侧，三个输出端都再电路的右侧。
而实际器件就不像书上那样，而是5、6、7端为输出的三个端，就没有输入和输出分别在不同边。
刚开始听到设计要求，一点思路都没有，后面通过上网查资料，在书上查资料，还有向同学学习我不懂的知识。
才对老师要求设计的电路有所了解，通过此次我深刻感受到了自身知识的缺乏，在今后的学习中，我要多问，多去查资料，这样才能更好巩固知识。
七、参考书目
1、《数字电子技术》————科学出版社
2、《数字设计完全手册》———国防工业出版社
3、《电子设计从零开始》———清华大学出版社出版
4、《Multisim 10虚拟仿真和业余制版实用技术》——电子工程出版社
5、
6、。