超簿氧化层的击穿
栅氧化层临界击穿电场
栅氧化层临界击穿电场
栅氧化层临界击穿电场的数值是由多种因素决定的，包括栅氧
化层的厚度、材料特性、温度等。
下面我将从不同角度对这些因素
进行分析。
首先，栅氧化层的厚度对临界击穿电场有影响。
一般来说，栅
氧化层越薄，临界击穿电场越低。
这是因为薄的栅氧化层更容易形
成电场集中，增加击穿的可能性。
其次，栅氧化层的材料特性也是影响临界击穿电场的重要因素。
不同材料的栅氧化层具有不同的击穿特性。
例如，硅二氧化物
（SiO2）是常用的栅氧化层材料，具有较高的击穿电场强度。
而硅
氮化物（Si3N4）等其他材料则具有更高的击穿电场强度。
此外，温度也会对栅氧化层临界击穿电场产生影响。
一般来说，随着温度升高，栅氧化层的击穿电场强度会降低。
这是因为温度升
高会增加材料的载流子浓度，导致击穿更容易发生。
除了上述因素，栅氧化层的制备工艺、氧化层的质量等也会对
临界击穿电场产生影响。
制备工艺的不同可能导致栅氧化层中的缺
陷数量和分布不同，从而影响击穿电场强度。
总结来说，栅氧化层临界击穿电场是由栅氧化层厚度、材料特性、温度以及制备工艺等多种因素综合作用的结果。
了解和控制这些因素对于保证栅氧化层的可靠性和稳定性非常重要。
栅氧化层中的隧穿机制
栅氧化层中的隧穿机制
栅氧化层中的隧穿机制是指在栅氧化层中，电子可以通过隧穿效应穿越栅氧化层的现象。
在MOS（金属-氧化物-半导体）结构中，栅氧化层位于金属
栅和半导体衬底之间，起着电子绝缘层的作用。
栅氧化层的厚度通常在几纳米到十几纳米范围内，非常薄。
当施加正向偏压于金属栅时，栅氧化层中会形成电场，这个电场会引起半导体衬底中的电子受到吸引，靠近栅氧化层。
当电场变得足够强时，电子具有足够的能量，可以通过隧穿效应穿越栅氧化层进入金属栅中。
隧穿机制是一种量子力学现象，栅氧化层中的隧穿概率与栅氧化层的厚度、电场强度、电子能量等因素有关。
隧穿概率通常是指单位时间内穿越栅氧化层的电子数目。
栅氧化层中的隧穿机制在MOS器件的工作中起着重要的作用。
通过控制栅氧化层的厚度和电场强度，可以调节隧穿效应的程度，从而影响器件的电流特性和性能。
隧穿电流的大小和特性决定了MOS器件的可靠性和功耗等方面的表现。
不同工艺超薄栅氧化层的抗击穿特性
＠２０ ０２中国电子学台
维普资讯
１ 期
韩德 栋等： 不同工艺超 薄措氧化层 的抗击穿特性
对 应 的
电压 ） ．
即为击 穿 电压 （ 理论 上 是 ， ，一 蓝线 当
小． 这是 因为衬 底 中的电子 能量 较低 ， 通过隧 道贯 穿
量 实 验研 究 了 注 Ｆ、 Ｎ、 注 Ｎ 后 注 Ｆ超 薄橱 氧 注 先
化层 的击 穿特性 以及它 们之 间的关 系． 结果 表 明 ， 在 栅 介质 中引入 适 量 的 Ｆ或 Ｎ 都 可 以改善 橱 介 质 的 质 量 ， 高器 件 的抗击 穿 能 力 ． 提 通过 比较发 现 ， Ｎ 注 薄橱 介质 的抗 击 穿 能力 比注 Ｆ薄 橱介 质强 ． 对 进 这
橱 氧化层 的击穿 问题 已经成 为阻碍集 成 电路进 一步 本 实验所采用 的样 品为 Ａｌ Ｎ 型 ＭＯＳ电容 ， 栅
制 作 在 １７ ．Ｎ ・ｃ ｎ型 （０ ） ｉ 底 上 ． ． ～２ ３ ｍ， １０ Ｓ 衬 经
９０ ０ ℃干氧栅氧化 ， 氧化后在 ９ ０ Ｎ 气氛 中进行 退 ０℃ 火 ， 容 面 积 分 别 为 １ ８ ４ １ ～、 ． ０ × １ ～、 电 ．２ × ０ ８ ３２ ０ ５ ０ ×１ Ｉｃ ． 介质 中 Ｆ的引入是通 过橱干氧 过 ． ６ ０ ３ｍ。栅 程 中同时加 ＮＦ 氧化 而 实 现的 ， 氧化后 在 ９ ０ ｓ 栅 ０℃
近几 年来 ， 关 薄橱 氧化层击 穿特 性 以及含 Ｆ、 有 Ｎ 等橱 介 质 ＭＯＳ器 件 的 研 究 国 内外 已有 很 多 报
道 ＿ ， 有关 注 Ｆ、 Ｎ、 注 Ｎ 后注 Ｆ超 薄橱 氧 ｌ 但 ］ 注 先
化层 的 抗击 穿特 性 的研 究却 很 少 报道 ． 文通 过 大 本
Flash存储器的技术和发展
湘潭大学论文题目：关于Flash存储器的技术和发展学院：材料与光电物理学院专业：微电子学学号：***********名：***完成日期：2014.2.24目录1引言 (4)2Flash 存储器的基本工作原理 (4)3 Flash存储器的编程机制 (5)3.1 沟道热电子注入(CHE) (5)3.2 F-N隧穿效应(F-NTunneling) (6)4 Flash存储器的单元结构 (6)5 Flash存储器的可靠性 (7)5.1 CHE编程条件下的可靠性机制 (8)5.2 隧道氧化层高场应力下的可靠性机制 (8)6 Flash存储器的发展现状和未来趋势 (9)参考文献: (10)关于Flash存储器的技术和发展摘要:Flash 存储器是在20世纪80年代末逐渐发展起来的一种新型半导体不挥发性存储器,它具有结构简单、高密度、低成本、高可靠性和在系统的电可擦除性等优点, 是当今半导体存储器市场中发展最为迅速的一种存储器。
文章对F lash 存储器的发展历史和工作机理、单元结构与阵列结构、可靠性、世界发展的现状和未来趋势等进行了深入的探讨。
关键词:半导体存储器;不挥发性存储器; Flash存储器; ETOX结构About Flash Memory Technology and Its DevelopmentAbstract: As a new non -volatile semiconductor memory introduced by Masuoka in 1984, flash memory has a number of advantages, such as simple structure, high integration density, low cost, and high reliability, and it is widely used in mobile phone, digital camer a, PCBIOS, DVD player, and soon. Its evolution, programming mechanism, cell structure, array structure, reliability are described, and its developing trend in the future is dis cussed.Key words: Semico nduct or memory; Flash memor y; Non-volatile memory ; ETOX1引言随着微电子技术和计算机技术的迅速发展, 我们正迈向一个信息社会。
超薄栅氧化层击穿：缺陷产生的物理模型和寿命预测
超薄栅氧化层击穿：缺陷产生的物理模型和寿命预测
今天的内容不少，不过有过去重复的内容，比如超薄氧化层击穿的几种模型，前面也有提到过，这次角度不同，大家可以进一步深化理解。
缺陷产生的物理模型：氢释放模型，阳极空穴注入模型，热化学模型
氢释放模型发展过程：
氢释放模型示意图：即热载流子作用到Si-O键上，打破弱键，使
硅多余一个电子没有原子与之发生公假配对，同时氧与氢结合，导致氧出现多余电子，两者都相当于SIO2的缺陷。
氢释放模型也可以用如下图表示
阳极空穴注入（AHI）模型--1/E模型
阳极空穴注入模型示意图：高能空穴注入导致SIO2键断裂，形成缺陷
阳极空穴注入模型有很多缺点和不足:
“热化学”模型-E-模型
热化学模型示意图：Si-Si键的存在，以及Si-O键的极性
Si-O键有极性，在外电场下键能改变
其它几种模型简要说明：
E-模型与1/E模型比较：高低场下各自有符合较好的地方
氧化层击穿标准：
临界陷阱密度：
寿命预测模型：
几种Qbd对比：
超薄氧化层击穿的渐进过程：
应力条件对击穿时间的影响：应力越低，击穿时间越长，这个是可以预见的。
击穿后的图片：
软击穿对Gm和VT变化量影响比较小
低应力对Ids影响也比较小
好了，今天的内容到这里就差不多了，内容不少，不过看的多，定性认知是主要，不太需要定量计算，容易理解，也容易明白，有个概念就可以了，以后有机会用的时候再拿出来翻翻也就差不多了。
氧化层击穿原理ppt课件
在正BT处理后（温度一般为150~200℃），这些Na+可以被激活而离开陷 阱，在SiO2网络的孔洞之间向Si-SiO2界面运动，绝大多数集中在SiSiO2界面在靠近硅一侧的SiO2层中，将在Si表面感应出负电荷，使双极 型器件出现表面沟道或引起击穿电压的蠕变，使MOS器件的阈值电压不 稳定。此外，还会导致SiO2的过早击穿，降低SiO2层的介电强度。
26 2005-4
3. 氧化硅的击穿模型
（4）空穴电流的产生
电子到达阳极时将能量释放给界面的晶格，破坏Si-O键，产生界面态。 部分电子将获得的能量释放给阳极界面一侧硅中价带的电子，使其激发 到导带底，因此产生的“热”空穴在电场作用下又隧穿进入氧化层。
（5）陷阱对载流子的俘获和释放
在氧化硅中输运的电子和空穴被不断产生的陷阱和已有的陷阱俘获，形 成陷阱电荷。而陷阱内的电子或空穴也可能被输运载流子碰撞而释放出 来。
任娜-weekly-report-20121110 氧化层击穿原理研究
1
Outline
1. 氧化硅的结构和性质 2. Si-SiO2系统 3. 氧化硅的击穿模型 4. 检测氧化硅质量的方法
2 2005-4
1. 氧化硅的结构和性质
（1）二氧化硅的结构
二氧化硅薄膜具有无定形玻璃状结构，基本单元是一个由Si-O原子组成 的正四面体，硅原子位于正四面体的中心，氧原子位于四个角顶，两个 相邻的四面体通过一个桥键氧原子连接起来构成无规则排列的二维网络 结构。
且为简单起见暂时忽略ms20精选编辑ppt氧化硅的击穿模型图12an衬底积累bn衬底反型cp衬底反型dp衬底积累21精选编辑ppt氧化硅的击穿模型2氧化硅中电子的遂穿以npolysio2si结构为例硅与氧化硅之间形成的势垒高度b325v在一定栅压vg下当加在mos电容氧化层上的电压voxb时电子穿过三角形势垒注入到sio2的导带中形成可测量的fowlernordheim隧穿电流voxb时由阴极发射的电子穿过梯形势垒直接隧穿如果氧化层厚度5nm隧穿几率很小直接隧穿电流可以忽略不计
超薄氧化层制备及其可靠性研究
８ ０ 、Ｏ，ＤＣＥ、Ｎ 火 条件 下 ， 可 制 备 ５ ｍ 氧 化 层 ，其 可 靠 性 能 为 ：最 大 击 穿 电压 ４ ．Ｖ，平 ０℃ ／ 退 ｎ ９１
均 击 穿电压 ７１ ． ｖ，击 穿 电场 ｌ ．２ ６６ ＭＶ・ｍ一 ｃ ，早 期 失效率 ３８ ％，击 穿 电荷量 Ｑ Ｄ １ ｃ‘ｍ一点可 ．５ Ｂ＞ ｃ ５
ｔ ｎ ￣５ ｈｅ４ ｍ ｎｍ ｉ ｅｗ ｉｈ ｌ ｓ ｈ ｎ ２ ０ ｕｎ ｆ ｒ ｉｙ ａ ｅｐｒ ｐａ ｅ ／ Ｄ ｒ ｘｉ ａ ｉ ｎ ｔ ｅ ｐ ｒ — ｏｘ ｄ ｔ ｅ ｓｔ ａ ． ％ ｉｏ ｍ ｔ ｒ ｅ ｒ ｄｂｙＮ Ｏ ｙ ｏ ｄ ｔｏｎｉ ｈｅｔ ｍ ｅ ａ ｔ ｒ ｆ８５ ｕ ｅ ｏ ０℃ ａ ｄ ９０ ｎ ０℃ ； ｎ ｔ ｅ ｐ ｏ ｅ ｓｏ Ｉ ｈ ｒ ｃ ｓ ｆＲＣＡ ａ ｈｉ ｇ， ｘｃ ｓ ｉ ｅ ｙ ｈｉ ｈ ｃ ｎｔ ｎ ｆＮ Ｈ Ｈ， ｉ ｈ ｗ ｓ ｎ ｅ ｅ ｓｖ ｌ ｇ ｏ ｅ ｔｏ ’ Ｏ ｎ ｔ ｅ Ａ ＰＭ ａ ｓ ｈ ｍ ａ ｅ ａ ｄ ｒ ｕｇ ｎｅ ｓ ｏ ｉｉ ｏｎ ｓ ｆ ｃ ａ ｈｅ ｅ ｕｌ ｎ ｉ ｔａ —ｎ ｌｄａ ｉ ｎｄ ｃ ｕ ｅｔ ｅ ｄａ ｇ ｎ ｏ ｈ ｓ ｆｓ ｌｃ ｕｒａ ｅ．ｎｄ ｔ ｎ ｒ ｓ ｔｉ ｎｉｉ ｌｉ ｖａ ｉ ｔｏｎ ａ
第１ ｉ卷 ， ３期 第
Ｖｏｌ １１ Ｎ Ｏ ３
电
子
超薄HfO2高K栅介质中电场依赖的时变击穿(TDDB)特性
Stress Electric-Field Dependent TDDBCharacteristics of Ultra-Thin HfN/HfO2 GateStack with 0.9 nm EOTHong Yang, Ning Sa, Jinfeng Kang*Institute of Microelectronics, Peking University, Beijing 100871, P. R. China*Email: kangjf@AbstractIn this paper, ultra thin CVD HfO2-gated nMOS capacitors (nMOSCs) withEOT~0.9 nm were fabricated. The time-dependent dielectric breakdown (TDDB)characteristics of the 0.9 nm HfO2 gate stack were studied under constant voltagestress (CVS). Area scaling consistent with Weibull statistics as in SiO2 was observedin the gate stack, demonstrating that intrinsic effects dominate time-dependentdielectric breakdown (TDDB) characteristics of the ultra thin HfN/HfO2 gate stack.For the first time, different TDDB characteristics under gate injection with low andhigh CVS were demonstrated in the sub-1 nm EOT HfO2 gated devices. The resultsshow that interfacial layer initiated breakdown dominates the TDDB under low CVSand HfO2 bulk initiated breakdown under high CVS. A new breakdown model isproposed to explain the new demonstrated TDDB characteristics.Keywords: High K Gate Dielectric, Reliability, Time-Dependent DielectricBreakdown (TDDB), Constant Voltage Stress (CVS).1IntroductionHigh-K gate dielectric will be required in the advanced CMOS devices to provide sufficient gate control with scaled equivalent oxide thickness (EOT) [1-6]. The reliability issues such as time-dependent dielectric breakdown (TDDB) under both gate injection and substrate injection need to be addressed when high K gate dielectrics are implemented in Si-CMOS technology [1-5]. It has been shown that there is an unavoidable interfacial layer (IL) between high-K bulk and Si substrates [6] and two possible breakdown mechanisms such as bulk initiated and IL initiated breakdown have been proposed [2-4]. However, there are few papers to address the reliability of sub-1 nm EOT high K gate dielectrics [3]. Meanwhile, there are inconsistent pictures for the breakdown of high K gate stack such as IL initiated [2,7] or bulk initiated [4] breakdown having reported under gate injection. In this paper, nMOS capacitors with 0.9 nm EOT HfN/HfO2 gate stack were fabricated. The TDDB characteristics of theHfO2 gate stack of the 0.9 nm EOT devices were studied under gate injection in order to understand the breakdown mechanism of the high K gate stack. For gate injection IL initiated breakdown under low CVS and bulk initiated breakdown under high CVS were reported for the first time. A new breakdown model is proposed to elucidate the TDDB characteristics measured in the sub-1 nm HfO2 gated devices under gate injection CVS.2 ExperimentsThe nMOS capacitors (nMOSC) were fabricated on p-Si (100) substrates with 4~8 Ω-cm resistivity. After pre-gate cleaning, the HfO2 films were deposited by a MOCVD cluster tool without surface nitridation prior to HfO2 deposition [6]. After an in-situ post-deposition annealing (PDA) at 700°C in N2 for 1 minute, TaN/HfN metal gate stacks were ex-situ deposited on HfO2 layer by reactive sputtering pure Hf or Ta target in Ar+N2 mixed gas ambient. The thickness of the HfO2 film after PDA was about 3 nm measured by ellipsometry. After patterning gate, MOSC samples were then rapid thermal annealed (RTA) in N2 at 1000°C for 20sec. An interfacial layer of 0.7~0.8 nm was formed between HfO2 layer and Si substrate [6]. Finally, the MOSC devices were subjected to back side Al metallization and the forming-gas annealing (FGA) at 420°C for 30min.Capacitance-voltage (C-V) and leakage current (I-V) characteristics were measured by a HP4194A LCR meter and a HP 4156 semiconductor parameter analyzer, respectively. Constant voltage stress was applied to evaluate the reliability. EOT of 0.9 nm and flat band voltage (V FB) of -0.45V were extracted by fitting the C-V measurements at 100 kHz with simulated C-V curves by UC Berkeley C-V simulation program [8], taking into account the quantum mechanical correction.3Result and discussionThe area dependent TDDB characteristics of the HfN/HfO2 gated nMOSC were firstly studied.Figure 1 shows the Weibull distributions of time-to-breakdown (t BD ) for 50×50 μm 2 and 100×100 μm 2 areas devices under negative CVS (Vg=-3.1V). The extracted slope (β) is 2.11 and 2.15 for 50×50 μm 2 and 100×100 μm 2 devices, respectively. The measured near constant slopes for the devices with different areas indicates that the intrinsic effects, not manufacturing-induced defects, dominate TDDB characteristics of the devices [1,9].101001000-3-2-101L n (-L n (1-F ))Time(s)Fig.1 Weibull distributions of time-to-breakdown (t BD ) for the HfN/HfO 2 gated nMOSC with 50×50μm 2 and 100×100 μm 2 areas under -3.1V CVS gate injection.Figure 2(a) shows TDDB characteristics of the nMOSC devices under different negative CVS. Under a low CVS (Vg=-2.0V) a smaller gate leakage jump was observed in sample A when the first breakdown event occurred. Compared to this, a larger gate leakage jump was observed in sample B when the first breakdown event occurred under a high CVS (CVS=-3.3V). After the first breakdown events had occurred under negative CVS, Time-Zero Dependent Breakdown (TZDB) measurements were then performed on the sample A and sample B, respectively. A larger gate leakage jump for sample A and lower gate leakage jump sample B were observed during TZDB measurements (as shown in Fig. 2(b)). The results shown in Fig. 2(a) and Fig. 2(b) suggest that two different breakdown processes, corresponding to the larger gate leakage jump and a lower gate leakage jump, respectively, occurred in both sample A and sample B. We could infer that the larger gate leakage jump is related to the bulk breakdown of HfO 2 layer and the lower gate leakage jump is related the IL breakdown. It is should be noted that hole trapping under high negative CVS and electron trapping under low negative CVS, similar to the results reported in Ref. [4], are also observed in the experiments (no shown herein).-0.40.00.40.81.21.62.02.4101010L n (|J |/V 2)V g -1(V )ΔJ g /J g (%)T im e (S )Fig. 2 (a) TDDB characteristics of HfN/HfO 2 gated nMOSCs under low CVS (Vg=-2V) for sample A and high CVS (Vg=-3.3 V) for sample B; (b) TZDB characteristics of the samples A and B after thefirst breakdown events occur under low and high CVS.101102103104105-2-101101001000-3-2-101L n (-L n (1-F ))Tim e(s) L n (-L n (1-F ))Tim e(s)Fig. 3 Weibull distributions of time-to-breakdown (t BD ) for the HfN/HfO 2 gated nMOSC with50×50 μm 2 areas under various CVS: (a) high CVS; (b) low CVSIn order to confirm this assumption, the Weibull distributions of time-to-breakdown (t BD) under both high CVS (Vg=-3.1V and Vg=-3.3V) and low CVS (Vg=-2.0V and Vg=-2.2V) were measured. Under high CVS, the obvious electric-field dependent Weibull slopes (β~2.97 for Vg=-3.1V and β~3.41 for Vg=-3.3V) were obtained in the sub-1 nm EOT HfO2 gate stack as shown in Fig. 3(a). These CVS dependent Weibull distribution slopes of t BD are the typical characteristics of bulk initiated TDDB [7]. In contrast to this, no electric-field dependent Weibull slopes (β~0.94 for both Vg=-2.0V and Vg=-2.2V) were obtained under low CVS as shown in Fig. 3(b), which suggest IL initiated breakdown will dominate the breakdown of HfO2 gate stack under a low CVS [4].Based on above results, a new breakdown model as shown in Fig. 4 is proposed to elucidate the different TDDB characteristics of the ultra-thin HfO2 gate stack with sub-1 nm EOT under high and low negative CVS. In general, the dielectric breakdown is associated with the generation of traps and the charge trapping [10]. Under a high CVS, as shown in Fig. 4(a), the holes trapping injected from substrate is dominant but occurs near to the HfO2/IL interface [4]. The electrons injected from gate electrode (HfN) go through HfO2 bulk layer by Fowler-Nordheim (FN) tunneling into conduction of HfO2 (process A to B) then go through IL layer by direct tunneling (process B to C). When the thickness of IL layer is only less than 1 nm, the injected electrons from conduction band of HfO2 easily go through the ultra thin IL layer by direct tunneling without causing charge traps. Thus, the electron trapping occurs in HfO2 bulk layer. In this case, electron and holes trapping at different spatial sites will lead to distortion in the energy band of the high-K dielectrics that enhance the HfO2 bulk internal electric field and induce the HfO2 bulk initiated breakdown [4]. Whereas, under a low CVS, as shown in Fig. 4(b), electrons trapping is dominant and electrons injected from gate electrode (HfN) go through continuously HfO2 bulk (~3nm) and IL (~0.7nm) layers by direct tunneling or trap assisted tunneling. In this case, the generation of electron traps both in HfO2 bulk and IL layers will be possible to occur. However, the electric field strength E IL in IL layer is significantly larger than one (E Bulk) in HfO2 bulk layer based on the Gauss law εIL E IL=εBulk E Bulk, where εIL(~7-9) andεBulk (~24) [6] are the dielectric constants of IL and HfO2 layer. Thus, the electron trapping in IL layer is much easier than the bulk breakdown of HfO2 layer due to the higher electric field stress in IL. In this case, the IL initiated breakdown will dominate the reliability, similar to the case reported in Ref [1, 2].These results indicate that IL initiated and HfO2 bulk initiated breakdown processes will occur under low CVS and high CVS respectively when the IL layer is less than 1 nm.Fig. 4 Band diagram structures of the HfN/HfO2 gate stack under CVS gate injection for (a) under highCVS; (b) under low CVS.4ConclusionIn this paper, the TDDB characteristics of HfN/HfO2 gate stack with sub-1 nm EOT were demonstrated under gate injection. The IL initiated breakdown under low CVS and HfO2 bulk initiated breakdown under high CVS were observed, respectively. A new breakdown model is proposed to explain the different TDDB characteristics under low and high CVS. These different TDDB characteristics imply that the conventional projection model of lifetime applied in single SiO2 gate oxide layer cannot be implemented to the high K gate stack.ACKNOWLEDGMENTThis work is supported partly by NSFC (90407015), 973 Program (2006CB302700), and RFDP (20040001026).References[1] A. S. Oates, “Reliability Issues for High-K Gate Dielectrics,” in IEDM Tech. Dig., p.923-926, 2003.[2] R. Degraeve, B. Kaczer, M. Houssa, G. Groeseneken, M. Heyns, J. S. Jeon, A. Halliyal, “Analysis of highvoltage TDDB measurements on Ta2O5/SiO2 stack,” in IEDM Tech. Dig., p.327-330, 1999.[3] S. J. Lee, S. J. Rhee, R. Clark, D. L. Kwong,“Reliability Projection and Polarity Dependence of TDDB forUltra Thin CVD HfO2 Gate Dielectrics,” in Proc. Symp. VLSI Technol., p.78-79, 2002.[4] Wei Yip Loh, Byung Jin Cho, Moon Sig Joo, M.F. Li, Daniel SH Chan, Shajan Mathew, Dim-Lee Kwong, “Analysis of Charge Trapping and Breakdown Mechanism in High-K Dielectrics with Metal Gate Electrode using Carrier Separation,” in IEDM Tech. Dig., p. 927-930, 2003.[5] R. Degraeve, A. Kerber, P. Roussell, E. Cartier, T. Kauerauf, L. Pantisano, G. Groeseneken, “Effect of bulktrap density on HfO2 reliability and yield.” in IEDM Tech. Dig., p. 935-938, 2003.[6] H. Y. Yu, J. F. Kang, J. D. Chen, C. Ren, Y. T. Hou, S. J. Whang, M. -F. Li, D. S. H. Chan, K. L. Bera, C. H.Tung, A. Du, D. L. Kwong, “Thermally Robust High Quality HfN/HfO2 Gate Stack for Advanced CMOS Devices,” in IEDM Tech. Dig., p.99-102, 2003.[7] R. Degraeve, T. Kauerauf, A. Kerber, E. Cartier, B. Govoreanu, Ph. Roussel, L. Pantisano, P. Blomme, B.Kaczer, G. Groeseneken, “Stress polarity dependence of degradation and breakdown of SiO2/High-K stacks,”in Proc. IRPS, p.23-28, 2003.[8] K. Yang, Y-C King, and C. Hu, “Quantum Effect in Oxide Thickness Determination From CapacitanceMeasurement,” in Proc. Symp. VLSI Technol. p. 77-78, 1999.[9] T. Nigam, R. Degraeve, G. Groeseneken, M. M. Heyns, H.E. Maes, “Constant Current Charge-to-breakdown:still a valid tool to study the reliability of MOS structures,” in Proc. IRPS, p.62-69, 1998.[10] Y. H. Kim, K. Onishi, C. S. Kang, H-J. Cho, R. Nieh, S. Gopalan, R. Choi, J. Han, S. Krishnan, and J. C. Lee,“Area Dependence of TDDB Characteristics for HfO2 Gate Dielectrics”, IEEE ELECTRON DEVICE LETTERS, VOL. 23, NO. 10, pp.594-596, 2002Author Brief Introduction: Jinfeng Kang , Ph. D, Professor. He received his B.S. degree in physics from Dalian University of Technology in 1984, and M.S. and Ph.D degrees in solid-state electronics from Peking University in 1992 and 1995 respectively. Next, he joined Institute of Microelectronics in Peking University as a post-doctoral fellow. In 1997 he joined the faculty first as an associate professor and then professor in 2001. In 2002 he ever worked in National University of Singapore as a visiting professor for a year. He is a Professor of Microelectronics Departments in Peking University. Currently his research interests are in the areas of metal/high K gate dielectric stack, sub-100nm MOS device physics and process technology, novel memory device and technology. He has published a book and more than 100 conference and journal papers.。
薄栅氧化层的TDDB研究
Ｄｐ ｒａ ｎ ｏ ￣ｅｉｌ ｅｅ ｅ∞ ｄＥ ｎｅｉｇ ｈｊ ｇ Ｕ ｉｅｓ） ￣ｇｈｕ ３０ ２ ．Ｃ ｉ ｅａ￣ ｅｔ ｆ Ｍ ｒ ａ ｌ ｒ ａ＂Ｓ ｎ Ⅻ ｅｒ ．Ｚ ｅ￣ ｎｖ ｒｔ．Ｈ ｚｏ １０ ７ ｈｐ ｅ ｔｏ ｅｙ ｌ ｇ ｃ ｌ ｉｔ ｒｔｄ （ Ｌ Ｉ ．ｔｅ ｑ ａ ｔ ｏ ｈｎ ｇｔ ｓｒ ｔ ａ ｔ ｔｅ ｄｖｌ ｍ ｎ ｆＶｒ ａ ｅ ｓａ ｎｅ ａ ｈ ｏ ｒ ｅ ｇ ｅ Ｖ Ｓ ） ｈ ｕ ｌｙ ｆ ｔｉ ａ ｉ ｅ
Ｋｅ ｒ ｓ ｔｉ ａｅ ｏ ｉ ｅ ｄｅｅ ｔｉ ｒａ ｄ ｗｎ ｒｌ ｂｌ ｙ ｙ ｗｏ ｄ ： ｈｎ ｇ ｔ ｘｄ ； ｉｌｃｒ ｂｅ ｋ ｏ ； ｅｉ ｉ ｔ ｃ ａ ｉ
１ 引 言
ＭＯ Ｓ晶体 管 中 的栅 氧 化 层是 由硅 衬 底 在 高 温 下氧 化 形 成 的 ，这层 ＳＯ 膜 是一 种 具有 １ Ｃ１ ｉ ０ｎ－ｌ Ｉ
维普资讯
＿ ，
一
’’ ’ ’
’
。
懿 簿
’
Ｎａｎ ｅ ｅ ｔ ｏ ｎ ｉ ｖ ｃ Ｔｅ ｎ ｏ ｌｃ ｒ ｃ Ｄｅ ｅ ＆ 。－ｇｙ ｉ ｅ 。
薄棚氧化层的 Ｔ Ｄ Ｄ Ｂ研究
王 晓泉
（ 浙江 大 学材 料科 学与 工程 学 系，浙江 杭 州 ３０ ２ ） １０ ７
左右的高 电阻率的绝缘膜 ，当外加电场大于 ６ Ｙ ｍ ／
ｅ］ ｌ时 会 产 生 ＦＮ （ｌＭｅ－ｏｄｅｍ） 型隧 道 电 １ — Ｆｏ ｒ ｒｈｉ Ｎ
是 氧化层连续 加 上适 当的 电压后 才产 生短路 的所 谓 “ 时绝缘 击 穿 ”Ｔ Ｄ （ｉｅＤ ｐｎｅｔＤｅ ｃｒ 经 Ｄ Ｂ Ｔｍ ．ｅｅｄｎ ｉｌ ｔｃ ｅ ｉ Ｂｅｋ ｏ ｎ 。相 比较 而言 ，Ｔ Ｄ ｒａｄｗ ） Ｄ Ｂ作 为一 种 主要 的
薄栅氧化层斜坡电压TDDB击穿参数的研究
第２ ９卷
第 ３期
电 子 器 件
Ｃ ｉｅｅ Ｊ ｕ ＩＯｆＥｌ ｔｏ ｅ ｉｅ ｈｎ ｓ ｏ ｍａ ｅ ｒｎ Ｄ ｖｃｓ ｃ
ｖ０ ． ９ Ｎｏ ３ １２ ． Ｓ ｐ ２０ ｅ ．０６
２０ ０ ６年 ９月
Ｖｏ ｔ ｇ ｍ ｐ ＴＤＤＢ ｓ ｎｄ Ｒｅ ｅ ｒ ｈ ｏ ｈ ｒ ｅ ｅ ｓｏ ｅ ｋｄ ｗｎ ｌａ ｅＲａ Ｔｅ ｔａ ｓ ａ ｃ ｆｔ ｅ Ｐａ ａ ｔ ｒ ｆＢｒ ａ ｏ ｍ
Ａｂ ｔａ ｔＷ ｉ ｈ ｅ ｅｏ ｍｅ ｔｏ ｅｙ ｌｒ ｅｓ ａｅｉｔ ｇ ａ ｅ ｉｃ ｉ ＶＬＳ ） ｈ ｕ ｌ ｙｏ ｈｎ ｇ ｔ ｘｄ ｓｒ ｃ ： ｔ ｔ ｅｄ ｖ ｌ ｐ ｎ ｆ ｒ ａ ｇ ｃ ｌ ｎ ｅ ｒ ｔｄ ｃｒ ｕｔ（ ｈ ｖ Ｉ ，ｔ ｅｑ ａｉ ｆｔ ｉ ａ ｅｏ ｉ ｅ ｔ ｐ ａ ｓａｖ ｒ ｏ ｔｎ ｏｅｉ ｈ ｅｉｂ ｌ ｙｏ ｅ ｉｅ ｎ ｉｃ ｉ ．ＴＤＤＢ（ｉ － ｅ ｅ ｄ ｎ ｉｌｃｒｃｂ ｅ ｋ ｌｙ ｅ ｙ ｉ ｍｐ ｒａ ｔｒ ｌ ｎｔ ｅｒ ｌ ｉ ｔ ｆ ｖｃ ｓａ ｄｃｒｕ ｔ ａ ｉ ｄ ｓ ｔｍｅｄ ｐ ｎ ｅ ｔｄｅｅ ｔｉ ｒａ —
ｄ ｗｎ ｉ ａｋ ｙ ｍｅ ｈ ｄ ｔ ａｕ ｈ ｕ ｌ ｙ ｏ ｈｎ ｇ ｔ ｘｄ ． Ｔｈ ｒ ａ ｄ ｗｎ ｃ ａ ａ ｔ ｒｓｉｓｏ ｈｎ ｇ ｔ ｏ ） ｓ ｅ ｔ ｏ ｏｖ ｌｅｔ ｅｑ ａｉ ｆｔ ｉ ａ ｅｏ ｅ ｔ ｉ ｅｂ ｅ ｋ ｏ ｈ ｒ ｃｅ ｉｔｃ ｆｔ ｉ ａ ｅ ｏ ｄ ａ ｅ ｎ０ ５ ｍ ｅ ｈ ｏｏ ｙ ａ ｅｓｕ ｉｄｕ ｄ ｒｔ ｅｒ ｍ ｐ ｄ ｖ ｌａ ｅａ ｃ ｌｒ ｔ ｄｔ ｓｉ ｇ ｈ ｅａｉｎ ｆ ｉ ｘ ｅｂ ｓ ｄｏ ． ｕ ｔｃ ｎ ｌｇ ｒ ｔ ｄｅ ｎ ｅ ｈ ａ ｅ ｏｔ ｇ ｃ ｅｅ ａｅ ｅ ｔ ；ｔ ｅｒｌｔｏ ｓｏ ｎ
《氧化层击穿原理》课件
防雷
研究氧化层击穿有助于改进防雷 设施，保护人们和建筑物免受雷 击。
氧化层击穿的发展前景
随着科学技术的不断发展，氧化层击穿研究将在环境保护、天气预报、航空航天等领域发挥越来越重要的作用。
氧化层击穿的挑战与解决方案
1
挑战
氧化层击穿现象复杂性和可变性使得研
解决方案
2
究、模拟和预测变得具有挑战性。
开发更精确的数值模拟方法，建立全球
合作平台共享数据和研究成果。
3
挑战
氧化层击穿对人类和环境具有潜在风险， 应采取有效的防护措施。
结论和总结
氧化层击穿是一项重要的研究课题，其定义、原理和应用领域的探索对于环境保护和科学发展具有重要意义。
氧化层击穿的实验方法
电容法
使用电容器充电，通过测量电 容器的放电曲线来判断氧化层 是否发生击穿。
放电法
使用高压电源，在氧化层模拟 实验室设备中产生氧化层击穿 现象。
数值模拟
通过计算机仿真，模拟氧化层 受到外部电磁场激励时的击穿 现象。
氧化层击穿与大气压力密切相关。
《氧化层击穿原理》PPT 课件
本课件将介绍氧化层击穿的定义和原理，实验方法，影响因素，应用领域和 发展前景。同时，我们也将探讨该问题的挑战与解决方案，并总结结论。
氧化层击穿的定义和原理
1 定义
氧化层击穿是指在大气中形成高压、高温的 电弧现象，穿透氧化层，连接地面和云端。
2 原理
氧化层击穿是由于电荷分离引起的能量释放， 导致空气中的氧气分子发生电离和化学反应。
湿度
湿度的变化对氧化层击穿有一定的影响，湿度 高时会减缓击穿速度和产生轰鸣声。
温度
温度越高，氧化层的电导率越高，导致击穿更 容易发生。
栅氧化层中的隧穿机制
栅氧化层中的隧穿机制栅氧化层是现代集成电路中的重要组成部分，它起到了隔离和控制电流的作用。
在栅氧化层中，隧穿机制是一个关键的物理现象，它对于电子设备的性能和可靠性具有重要影响。
1. 隧穿现象的基本原理在栅氧化层中，隧穿现象是指电子通过氧化层的能隙，从导体通过绝缘体的现象。
隧穿电流的产生是由于氧化层的特殊性质和电子的量子力学效应。
栅氧化层是由氧化硅（SiO2）等绝缘材料构成的。
在绝缘材料中，电子处于能带中的价带，而能带之上存在着禁带，禁带中的电子是无法自由移动的。
然而，栅氧化层中的氧化硅是一种相对较薄的层，它的禁带宽度相对较小，因此，在一定条件下，电子可以通过隧穿效应穿越氧化层。
隧穿效应的产生与量子力学的波粒二象性有关。
根据量子力学的原理，电子在氧化层中存在着一定的概率波函数，这个概率波函数可以穿越氧化层的能带和禁带。
当电子的能量足够高，或者氧化层的厚度足够薄，电子的概率波函数可以在氧化层中出现，从而产生隧穿效应。
2. 隧穿电流的特性隧穿电流的大小和隧穿效应的强弱有关。
隧穿电流可以通过下面的方程来计算：其中，I是隧穿电流，A和B是与材料性质相关的常数，ϕ是氧化层的势垒高度。
可以看出，隧穿电流随着势垒高度的增加而减小。
隧穿电流还受到温度的影响。
根据波尔兹曼方程，隧穿电流和温度之间存在指数关系，即：其中，k是波尔兹曼常数，T是温度。
可以看出，隧穿电流随着温度的增加而增大。
3. 隧穿机制在集成电路中的应用隧穿机制在集成电路中有着广泛的应用，其中最重要的应用是在EEPROM （Electrically Erasable Programmable Read-Only Memory）器件中。
EEPROM是一种非易失性存储器，它可以通过电子擦除和编程来存储数据。
在EEPROM中，隧穿机制被用来实现数据的擦除和编程。
当需要擦除EEPROM中的数据时，高电压被施加在栅极和源极之间，这样就产生了足够大的势垒高度，使得电子可以通过隧穿效应穿越氧化层，从而将存储的电荷移除。
超薄栅氧化层击穿（TDDB）
超薄栅氧化层击穿（TDDB）
前⾯讲过关于TDDB的⼏种模型，今天更详细、深⼊、系统的介绍超薄栅氧化层击穿的相关知识，由于内容较多，也会分⼏次来完成，有兴趣的朋友可以仔细阅读。
下⾯这种图给出了栅氧化层在栅电压下的表现，或是氢释放，或是阳极空⽳注⼊，导致氧化层缺陷，经过缺陷累积，致使介质击穿的过程，并且指出缺陷产⽣率与栅电压的正⽐关系。
栅氧化层击穿分类：硬击穿和软击穿
测试⽅法⽐较简单，我想⼤家都知道怎么测。
应⼒条件：CCS,CVS, PVS,扫描应⼒
测量步骤：
CVS: 在恒定的Vg电压下测试，持续⼀定时间，直到Ig击穿（如⼤于1uA）；
CCS:在恒定电流下测试，持续⼀段时间，直到Vg急剧降低，此时栅氧化层击穿。
氧化层击穿应⼒模式：沟道注⼊，栅注⼊，衬底热载流⼦注⼊
氧化层击穿电学特性
硬击穿，软件穿，漏电三种曲线对⽐：
击穿发⽣时，Drain端电流变⼩，因为电流主要流向了栅。
表征⽅法：威布尔分布累积分布函数
本征击穿：物理过程，空⽳注⼊或者氢注⼊
栅氧化层中存在陷阱缺陷，在应⼒作⽤下，陷阱积累，导致导电通路的出现，缺陷积累到⼀定程度，最后因为热损伤，导致出现硅丝，氧化层穿通。
栅氧化层击穿图⽚
影响击穿的因素：⾯积效应，氧化层厚度，温度
以上⼏种关系⼤家定性理解就可以了，也⽐较容易理解的。
今天的内容就是这些，有机会⼤家可以拿⾃⼰的测试结构多测些数据对⽐是否有类似效应，当然，没有机会的话也可以直接拿来⽤的，这些结论都是显⽽易见的，有点经验的常识就能理解的。
MOS管静电击穿的原因和防护措施
MOS管击穿原因和防护措施！关键字：MOS管静电击穿电子器件MOS管为什么会被静电击穿?静电击穿是指击穿MOS管G极的那层绝缘层吗?击穿就一定短路了吗?JFET管静电击穿又是怎么回事?MOS管一个ESD敏感器件，它本身的输入电阻很高，而栅-源极间电容又非常小，所以极易受外界电磁场或静电的感应而带电(少量电荷就可能在极间电容上形成相当高的电压(想想U=Q/C)将管子损坏)，又因在静电较强的场合难于泄放电荷，容易引起静电击穿。
静电击穿有两种方式：一是电压型，即栅极的薄氧化层发生击穿，形成针孔，使栅极和源极间短路，或者使栅极和漏极间短路;二是功率型，即金属化薄膜铝条被熔断，造成栅极开路或者是源极开路。
JFET管和MOS管一样，有很高的输入电阻，只是MOS管的输入电阻更高。
静电放电形成的是短时大电流，放电脉冲的时间常数远小于器件散热的时间常数。
因此，当静电放电电流通过面积很小的pn结或肖特基结时，将产生很大的瞬间功率密度，形成局部过热，有可能使局部结温达到甚至超过材料的本征温度(如硅的熔点1415℃)，使结区局部或多处熔化导致pn结短路，器件彻底失效。
这种失效的发生与否，主要取决于器件内部区域的功率密度，功率密度越小，说明器件越不易受到损伤。
反偏pn结比正偏pn结更容易发生热致失效，在反偏条件下使结损坏所需要的能量只有正偏条件下的十分之一左右。
这是因为反偏时，大部分功率消耗在结区中心，而正偏时，则多消耗在结区外的体电阻上。
对于双极器件，通常发射结的面积比其它结的面积都小，而且结面也比其它结更靠近表面，所以常常观察到的是发射结的退化。
此外，击穿电压高于100V或漏电流小于1nA的pn结(如JFET的栅结)，比类似尺寸的常规pn结对静电放电更加敏感。
所有的东西是相对的，不是绝对的，MOS管只是相对其它的器件要敏感些，ESD 有一个很大的特点就是随机性，并不是没有碰到MOS管都能够把它击穿。
另外，就算是产生ESD，也不一定会把管子击穿。
氧化层击穿原理 ppt课件
而二氧化硅从整体上看，原子的排列是混乱的，不规则的，即“长程 无序”，但从局部看，原子的排列并非完全杂乱，而是有一定规则， 即“短程有序”。
ppt课件
二氧化硅中的杂质，如果是电中性的，则它只占据网络中孔洞的位置， 对二氧化硅的电特性没有影响。如果杂质已被电离，则会显著的影响 二氧化硅的电性能。而实验证明，二氧化硅中杂质绝大部分是被电离 的，且多数以正离子的形式存在于网络中。
ppt课件
6
1. 氧化硅的结构和性质
图3 本征二氧化硅 和非本征二氧化硅的二维网络
3
1. 氧化硅的结构和性质
图1 Si-O组成的正四面体
图2 长程有序的石英晶体
ppt课件
4
1. 氧化硅的结构和性质
在二氧化硅网络中，氧离子起着连接Si-O四面体的作用，并且存在着 两种不同的状态——桥键氧和非桥键氧。
为两个硅原子所共有的氧离子称为桥键氧，只同一个硅原子相连接的 氧离子称为非桥键氧。
表1 二氧化硅中重要的杂质离子半径
ppt课件
8
1. 氧化硅的结构和性质
在二氧化硅网络中，硅的化合价是4，配位数为（中心离子周围配位原 子的数目）4，而网络形成剂的化合价与硅不同，配位数也不一样。当 它们替代硅原子的位置后，其配位数也发生变化。
例如硼（B3+）在B2O3中配位数为3，替代硅原子后B的配位数将由3变 为4，结果造成二氧化硅中缺氧状态，使网络中非桥键氧离子浓度减少， 二氧化硅膜的强度增大。
12
2. Si-SiO2系统
实际的Si-SiO2系统存在着硅悬挂键和氧悬挂键，在氧化硅体内和界面 构成了陷阱和界面态。此外，还存在着杂质离子以及由于湿氧氧化和 合金化工艺时引入的H原子或离子，这些陷阱会俘获通过氧化硅的载 流子。
eot等效氧化层厚度
eot等效氧化层厚度
eot指的是等效氧化层厚度，也叫有效氧化层厚度。
它是衡量场效应晶体管（MOSFET）性能的一个关键指标。
MOSFET是集成电路中用于开关和放大信号的重要器件之一，其性能直接影响到集成电路的整体性能。
等效氧化层厚度是指在MOSFET中，氧化层对电流的影响相当于只有一定厚度的等效氧化层。
等效氧化层厚度越小，MOSFET的电性能力就越强，它能够承受更大的电场和更快的载流子运动速度。
根据科技的发展，MOSFET的制造工艺不断发展，其等效氧化层厚度也在不断变化。
目前最先进的工艺可以制造出符合摩尔定律的亚纳米尺寸电子器件。
然而，等效氧化层厚度变薄会带来一些问题。
当氧化层的厚度达到一定程度时，它会成为氧化层击穿的弱点，这会极大地降低MOSFET 的可靠性和使用寿命。
因此，科研人员需要在保证性能提升的同时，兼顾器件的可靠性和稳定性。
总之，eot是MOSFET制造中的关键指标之一，它直接影响到集成电路的功耗、稳定性和性能。
科研人员需要在不断提高器件性能的同时，探索新的工艺和技术，不断改进eot的制造方法，以应对科技不断发展的挑战。
10nm 氧化铪击穿电压
10nm 氧化铪击穿电压
氧化铪作为大规模集成电路中常用的闸极材料,其极薄的厚度会给设备带来可靠性问题,如易发生电压击穿。
近年来,随着集成电路结构尺寸的不断细化,氧化铪的厚度也在不断减小。
本研究组通过实验测试,考察了10厚度氧化铪的击穿电压情况。
实验中,我们通过化学气相沉积法在硅基片上均匀沉积了10厚度的氧化铪膜。
然后利用两块金电极极端形成简单的(金-氧化物-金)结构样品。
随后我们利用源漏逐步增加样品两端施加的电压,观察是否会发生电压击穿。
测试结果显示,10厚氧化铪膜在大气状况下的平均击穿电压约为8.5/。
此次实验考察了极细10氧化铪膜的击穿电压情况,为后续更细纳米器件的制造提供参考。
隧道能障高度对氧化物击穿电压也有一定影响,后续工作我们将考虑不同氧化物质的影响。
该结果对未来更深入了解芯片可靠性问题及开发新型闸极材料均有重要意义。
mos管gs击穿电压
mos管gs击穿电压摘要：1.简介2.MOS管的工作原理3.MOS管的击穿电压4.影响MOS管击穿电压的因素5.如何提高MOS管的击穿电压6.总结正文：MOS管（金属-氧化物-半导体场效应晶体管）是一种广泛应用于集成电路和半导体器件的元件。
在MOS管中，gs（栅源）击穿电压是一个关键参数，决定了器件的性能和可靠性。
本文将详细介绍MOS管gs击穿电压的相关知识。
首先，让我们了解一下MOS管的工作原理。
MOS管由一个p型半导体、一个n型半导体和一个氧化层组成。
当在栅极施加正向电压时，栅极与氧化层之间的绝缘层会形成一个正向电场。
这个电场可以吸引p型半导体中的空穴，使其向n型半导体迁移，从而形成电流。
MOS管的击穿电压是指在栅极施加足够大的电压时，导致绝缘层中的电子被抽取出来，形成导电通道的电压值。
当击穿电压达到一定程度，MOS管的电流将急剧增加，可能导致器件损坏。
影响MOS管击穿电压的因素有以下几点：1.氧化层厚度：氧化层越薄，击穿电压越低。
因为氧化层厚度减小，导致其承受的电场强度增加，容易发生击穿。
2.半导体材料：不同的半导体材料具有不同的击穿电压特性。
例如，硅材料的击穿电压通常较低，而锗材料则相对较高。
3.掺杂浓度：掺杂浓度越高，击穿电压越高。
因为高掺杂浓度可以增加半导体的导电能力，使其能承受更高的电压。
那么，如何提高MOS管的击穿电压呢？有以下几种方法：1.增加氧化层厚度：通过增加氧化层厚度，可以提高击穿电压。
但过厚的氧化层会导致器件尺寸增大，影响集成度。
2.选择具有较高击穿电压的半导体材料：例如，使用锗、氮化镓等具有较高击穿电压的材料制作MOS管。
3.优化掺杂浓度：通过合理调整掺杂浓度，可以在提高击穿电压的同时，保持器件的性能和可靠性。
总之，MOS管的gs击穿电压对其性能和可靠性具有重要影响。
MOS管的这几种“击穿”，你搞清楚了吗？
MOS管的这几种“击穿”，你搞清楚了吗？MOSFET的击穿有哪几种?Source、Drain、Gate场效应管的三极:源级S 漏级D 栅级G(这里不讲栅极GOX击穿了啊，只针对漏极电压击穿)先讲测试条件，都是源栅衬底都是接地，然后扫描漏极电压，直至Drain端电流达到1uA。
所以从器件结构上看，它的漏电通道有三条：Drain到source、Drain到Bulk、Drain到Gate。
1) Drain->Source穿通击穿:这个主要是Drain加反偏电压后，使得Drain/Bulk的PN结耗尽区延展，当耗尽区碰到Source的时候，那源漏之间就不需要开启就形成了通路，所以叫做穿通(punch through)。
那如何防止穿通呢?这就要回到二极管反偏特性了，耗尽区宽度除了与电压有关，还与两边的掺杂浓度有关，浓度越高可以抑制耗尽区宽度延展，所以flow里面有个防穿通注入(APT: Anti Punch Through)，记住它要打和well同type的specis。
当然实际遇到WAT的BV跑了而且确定是从Source 端走了，可能还要看是否PolyCD或者Spacer宽度，或者LDD_IMP 问题了，那如何排除呢?这就要看你是否NMOS和PMOS都跑了?POLY CD可以通过Poly相关的WAT来验证。
对吧?对于穿通击穿，有以下一些特征：(1)穿通击穿的击穿点软，击穿过程中，电流有逐步增大的特征，这是因为耗尽层扩展较宽，产生电流较大。
另一方面，耗尽层展宽大容易发生DIBL效应，使源衬底结正偏出现电流逐步增大的特征。
(2)穿通击穿的软击穿点发生在源漏的耗尽层相接时，此时源端的载流子注入到耗尽层中，被耗尽层中的电场加速达到漏端，因此，穿通击穿的电流也有急剧增大点，这个电流的急剧增大和雪崩击穿时电流急剧增大不同，这时的电流相当于源衬底PN结正向导通时的电流，而雪崩击穿时的电流主要为PN结反向击穿时的雪崩电流，如不作限流，雪崩击穿的电流要大。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
微电子器件的可靠性
复旦大学材料科学系
12
超薄氧化层直接隧道的偏置温度不稳定性
1999年N. Kimizuka 等首先在氧化层厚度 tox=2.0 ~ 4.0nm 的N 及P－MOSFET中观察 到隧道超薄氧化层的偏置温度不稳定性。 PMOSFET的最大应力为－3.0V（在－3.5V会因 碰撞电离产生电子、空穴对). 试验温度高温为 100℃和150℃。试验进行了105秒（27.7小时） 试验发现： 1 器件的VT和GM随栅极发生漂移。 2 PMOSFET比NMOSFET的漂移要大一个数量级。
微电子器件的可靠性
复旦大学材料科学系
10
软击穿
软击穿的漏电流比 SILC大2-3个数量级， 但比击穿电流小4-6 个数量级。 软击穿漏电流不随着器 件面积的减小而减小。 这说明它是一种局部 失效 。
微电子器件的可靠性
复旦大学材料科学系
11
软击穿模式
软击穿可分为两种模式： 1）模拟信号模式（analog-mode soft breakdown）， 2）数字信号模式（digital-mode soft breakdown）。 数字信号模式的栅电流的波动有大于模拟信号模式，并 且在高的栅压下，数字信号模式将产生更大的漏电流
微电子器件的可靠性 复旦大学材料科学系 3
应力漏电的性质
应力漏电流的大小是随 时间而衰减的，它可 以分为两部分： a.瞬时电流Jtr ;随时间而 衰减的； b.直流电流Jss :大小恒定 的。
微电子器件的可靠性
复旦大学材料科学系
4
应力漏电的性质
SILC与氧化层电容面积的关系:SILC与氧化层电 容的面积成正比。 这说明SILC的导电沟道均匀分布于整个氧化层 的表面，而不是存在于个别的点中。
微电子器件的可靠性
复旦大学材料科学系
13
PMOS NBTI的特性
VT与偏置时的温度、电压有强烈的关系。 VT与时间的n次方成正比，即VT ～t1/4.
微电子器件的可靠性
复旦大学材料科学系
14
PMOS NBTI的特性
当氧化层的厚度越薄，同样条件下 VT的漂移越 大 . 氧化层厚度不同的器件的漂移曲线相互平行 . 。 试验结果表明，VT的漂移随着PMOSFET沟道长 度的减小而增加
微电子器件的可靠性 复旦大学材料科学系 16
PMOS NBTI的来源
VT的漂移与氧化层界面陷阱电荷的增加成正比 关系
微电子器件的可靠性
复旦大学材料科学系
17
NBTI缺陷产生机理
微电子器件的可靠性
复旦大学材料科学系
18
NBTI与HC
与NMOSFET热载流子效应相比，PMOSFET NBTI 对器件工作寿命的限制更为重要，VD 低于3V时，NBTI比热载流子的寿命更短。
微电子器件的可靠性 复旦大学材料科学系
非弹性陷阱辅 助隧道模型
9
SILC对器件可靠性的影响
SILC影响氧化层漏电流因而对EEPROM、Flash Memory影响较明显：它使浮栅阈值电压的漂 移和数据保持的性能退化。 SILC造成浮栅上电荷丢失，使得浮栅的阈值电 压产生漂移。
经擦/写后， 浮栅漏电流 与电压的典 型曲线
微电子器件的可靠性
复旦大学材料科学系
1
超薄氧化层的几种现象
1。正常特性 2。应力漏电 Stress Induced leakage Current 3。软击穿 Soft Breakdown 4。硬击穿
微电子器件的可靠性
复旦大学材料科学系
2
超薄氧化层的应力漏电(SILC)
应力漏电（SILC）是1982年 在加了恒定电应力(6.3V） 的5nm超薄氧化层中发现 的。 在一个n+Poly Si/SiO2/n+Si 的电容 (10-4cm2)两端施加高压， 经正、负电应力前 其电场达到12MV/cm， 测得如图（1）所示的电流 后的I－V曲线 和栅压关系曲线。
超薄氧化层的可靠性
近年在超薄氧化层可靠性方面的两个新问题 1。超薄氧化层的应力漏电 (Stress Induced Leakage Current, SILC), 软击穿（SBD, Soft BreakDown） 。 2.PMOS器件的负偏不稳定性(Negative Bias Temperature Instability, NBTI)
微电子器件的可靠性
复旦大学材料科学系
19
NBTI与HC
与NMOSFET热载流子效应相比，PMOSFET 的 NBTI 对器件工作寿命的限制更为重要，VD低 于3V时，NBTI比热载流子的寿命更短。 器件参数与CHC、NBTI
微电子器件的可靠性
复旦大学材料科学系
20
NBTI对晶体管性能的影响
由于阈值电压的漂移，使得漏极电流同时发生 漂移，随着VDD增加，IDS的漂移也增加
微电子器件的可靠性
复旦大学材料科学系
21
NBTI对电路性能的影响
CMOS反向器中的VT漂移
微电子器件的可靠性
复旦大学材料科学系
22
微电子器件的可靠性
复旦大学材料科学系
7
应力漏电的性质
SILC的温度特性：SILC是 随着温度的升高而增加， 但其热激活能很小 , 所以 它的变化仍是微弱的 . SILC与测量电压的关系 SILC随测量时电场的增 强而增加。
微电子器件的可靠性
复旦大学材料科学系
8
应力漏电的来源
起源于在氧化层电流应力产 生的陷阱。 瞬时电流 这些缺陷与SiO2 界面靠得很近，在外加电场 的作用下，缺陷中的电荷发 生充电或放电过程，因而产 生瞬时电流。 直流电流 在电场下 弹性或 非弹性陷阱辅助隧道电流
PMOS FET (TOX＝1.3nm) NBTI 应力试验，阈值电压漂移与时间 的关系.应力条件： 温度T＝100℃，VG＝2.7V
微电子器件的可靠性
复旦大学材料科学系
15
PMOS NBTI的来源
VT的漂移与氧化层界面 陷阱电荷的增加成正 比关系
NBTI应力试验中 PMOS FET (TOX＝ 1.3nm) ，阈值电压漂 移与DCIV电流的关系 曲线。
微电子器件的可靠性
复旦大学材料科学系
5
应力漏电的性质
SILC与氧化层厚度的关系 TOX>5nm，SILC随氧化层厚度的减小而增加 TOX<5nm，SILC随氧化层厚度的学材料科学系
6
应力漏电的性质
JSILC 与Jstress 、TOX 的关系 (a)Ig(Vg) characteristics for Jstress=10 mA/cm2 after various stress doses. (b) SILC density evolution during the stress for 5.5, 7 and 10 nm oxides (Jstress=10 mA/cm2).