EDA技术与VHDL_汇总
eda技术与vhdl设计答案
eda技术与vhdl设计答案eda技术与vhdl设计答案【篇一：eda技术与vhdl复习练习题】/p> 一、填空题1、pld的中文含义是：________。
2、asic的中文含义是：________。
3、“与－或”结构的可编程逻辑器件主要由四部分构成：________、________、____________和____________。
4、可编程逻辑器件结构图中一般用“x”表示此编程单元为________。
6、可编程逻辑器件结构图中无任何标记表示此编程单元为________。
7、可编程逻辑器件按规模的大小一般分为________和_________。
8、低密度可编程逻辑器件的主要有________和_________。
9、gal器件________取代全部pal器件。
10、pal器件只能________次编程。
11、gal器件能________次编程。
12、gal器件________取代ttl器件。
13、gal器件采用________擦除。
14、pal和gal器件________在系统编程。
15、pal和gal器件需要使用________编程。
二、选择题1、可编程逻辑器件pld的基本结构形式是_______:a：与——与b：与——或c：或——与d：或——或2、可以多次编程的器件是_______:a：prom b：plac：pal d：gal3、pld器件未编程时_______:a：有逻辑功能 b：没有逻辑功能c：pal器件有逻辑功能d：gal 器件有逻辑功能 4、gal器件可以用擦除:a：普通光 b：紫外线c：红外线 d：电5、gal16v8器件的输出引脚最多有______:a：16b：4 c：8 d：206、pal16v8器件的输入引脚最多有_______:a：16 b：4 c：8 d：207、gal16v8不能取代_________:a：pal16v b：74ls138c：74ls373 d：isplsi1032e-70plcc848、gal16v8的_______不可编程:a：与阵列b：或阵列c：输出逻辑宏单元olmc d：a、b都三、判断题1、gal器件的输出逻辑宏单元olmc不能实现pal器件的所有输出形式。
EDA技术与VHDL复习练习题
EDA技术与VHDL复习练习题探＜习题一＞一、填空题1、PLD的中文含义是： _______ 。
2、ASIC的中文含义是： _______ 。
3、“与-或”结构的可编程逻辑器件主要由四部分构成：________ 、 ________ 、 ___________ 和____________ 。
4、可编程逻辑器件结构图中一般用“ x ”表示此编程单元为________ 。
5、可编程逻辑器件结构图中一般用“ •”表示此编程单元为________ 06可编程逻辑器件结构图中无任何标记表示此编程单元为____________ 07、可编程逻辑器件按规模的大小一般分为________ 和 _________ o8、低密度可编程逻辑器件的主要有_______ 和9、GAL器件 _______ 代全部PAL器件。
10、PAL器件只能 _______ 编程。
11、GAL器件能 _______ 编程。
12、GAL器件 _______ 代TTL器件。
13、GAL器件采用 _____ 擦除。
14、PAL和GAL器件_______ 系统编程。
15、PAL和GAL器件需要使用_______ 程二、选择题1、可编程逻辑器件PLD的基本结构形式是A :与——与B:与——或C :或---- 与D:或---- 或2、可以多次编程的器件是______ :A : PROMB : PLAC : PALD : GAL3、PLD器件未编程时 ______ :A :有逻辑功能B :没有逻辑功能C : PAL器件有逻辑功能D : GAL器件有逻辑功能4、GAL器件可以用 ____ 擦除：A :普通光B :紫外线C :红外线D :电5、GAL16V8器件的输出引脚最多有______ :A : 16B : 4C : 8D : 206 PAL16V8器件的输入引脚最多有_________A : 16B : 4C : 8D : 207、GAL16V环能取代___________ :A : PAL16V B: 74LS138C : 74LS373D : ispLSI1032E-70PLCC848、GAL16V8勺________ 可编程：A :与阵列B :或阵列C :输出逻辑宏单元OLMCD : A、B都三、判断题1、GAL器件的输出逻辑宏单元OLM不能实现PAL 器件的所有输出形式。
EDA知识点汇总
EDA知识点汇总
一、VHDL基本概念
1、VHDL概念
VHDL（VHSIC（Very High Speed Integrated Circuit）Hardware Description Language）是用于描述硬件结构的高级语言，也是一种数字
系统设计语言，可以描述系统的逻辑结构，数据流，与特定硬件的映射实现，包括模块化，可重用，可综合和可测试特性，是精密，功能强大，拥
有仿真功能的高级硬件描述语言。
2、VHDL的作用
VHDL是一门语言，用它描述数字系统，使用它可以实现在抽象结构
与物理实现间的转换，也就是说VHDL把模型描述作为数字逻辑设计的一
部分，它把数字电路设计与电路的描述分离，实现了电路的抽象化，VHDL
作为一个设计语言，它既可以描述电路，也可以用于设计新的电路
3、VHDL的基本结构
VHDL由三部分组成，包括类型定义部分，声明部分，以及功能实现
部分；
（1）类型定义部分
类型定义部分提供了VHDL语言中的语法，包括数据类型、常量声明、变量声明、信号声明、类型定义等。
（2）声明部分
声明部分提供了用于定义数据类型和信号的描述，包括定义数据类型、变量声明、信号声明等。
（3）功能实现部分
功能实现部分描述了如何将信号和变量连接起来形成所需的逻辑功能。
EDA技术与VHDL_汇总
EDA技术与VHDL_汇总EDA（电子设计自动化）技术与VHDL（可编程硬件描述语言）是在电子设计领域中广泛应用的两种技术。
EDA技术是指利用计算机辅助设计软件来帮助工程师进行电子电路的设计和验证，提高设计效率和降低成本。
而VHDL是一种硬件描述语言，用于描述电子系统的行为和结构，是EDA技术的重要工具之一、本文将针对EDA技术和VHDL进行综述。
EDA技术是电子设计流程中的重要环节，包括电路设计、电路模拟、布局与布线、物理验证等多个方面。
其中，电路设计主要关注电路行为和结构的设计，通过EDA软件可以对电路进行逻辑综合、时序优化等操作，从而生成最终的电路结构。
电路模拟是对设计电路进行仿真和验证的过程，通过EDA软件可以模拟电路的工作状态，检查设计是否符合预期要求。
布局与布线是将逻辑电路转化为物理电路的过程，在电路板上布置元件并进行连线，以满足电路的功能和性能要求。
物理验证则是根据设计规则和约束对布局和布线结果进行验证，确保电路能够正常工作。
VHDL是一种硬件描述语言，用于描述电子系统的行为和结构。
VHDL提供了抽象层次，可以描述从逻辑门到整个系统的各个层次。
使用VHDL，设计者可以对系统进行模块化描述，将整个系统分解为多个模块并进行独立设计。
VHDL还提供了丰富的工具和语法，用于描述电路的结构、时序、数据流等信息。
通过VHDL描述的电路可以通过EDA软件进行综合、仿真、布局与布线等操作。
VHDL还具有良好的可移植性，设计者可以在不同EDA软件和不同平台上进行开发和验证。
EDA技术与VHDL的结合可以提高电子设计的效率和质量。
通过EDA软件，设计者可以利用图形界面进行电路设计，快速搭建和验证电路结构。
在设计过程中，VHDL可以使设计者在高层次上描述电路功能和结构，提高设计抽象和可重用性。
此外，通过EDA软件可以进行电路的仿真和验证，帮助设计者对电路进行性能、时序等方面的优化，减少设计错误的风险。
在布局与布线阶段，EDA软件可以自动完成复杂的布局与布线操作，优化电路的尺寸和信号传输路径，提高电路的可靠性和性能。
EDA技术与VHDL_汇总
EDA技术与VHDL_汇总EDA（Electronic Design Automation，电子设计自动化）技术是一类软件和工具的总称，用于帮助设计师在集成电路设计过程中进行系统分析、系统设计、电路设计、物理布局、验证等工作。
EDA技术在现代集成电路设计中起着至关重要的作用。
VHDL（VHSIC Hardware Description Language，可编程硬件描述语言）是一种用于描述数字电路和系统的硬件描述语言。
VHDL通过以人类可读的方式描述电路结构和行为，然后使用EDA工具将VHDL代码转换为实际的电路图和布局。
首先，EDA技术提供了各种工具和环境，可以帮助设计者对电路进行分析和模拟，以验证电路的性能和功能。
设计者可以使用EDA工具对电路进行仿真，以便在实际制造之前发现并消除潜在问题。
在这个过程中，VHDL作为一个硬件描述语言，提供了一种方式来描述和验证电路的行为和功能。
其次，EDA技术还可以帮助设计者将VHDL代码转换为物理布局。
设计者可以使用EDA工具进行逻辑合成、布局布线等操作，根据VHDL代码生成实际的电路图。
这些工具可以通过综合技术将高级抽象描述转换为底层的物理结构，从而提高电路设计的效率和准确性。
此外，EDA技术还可以辅助设计者进行电路的优化。
设计者可以使用EDA工具对电路进行优化，并进行不同级别的折中。
例如，可以通过选择不同的元件、更改电路结构或参数来改善电路性能。
这些优化过程需要设计者对VHDL代码进行分析和修改，以达到更好的性能和功耗表现。
最后，EDA技术还可以帮助设计者进行电路的验证。
使用EDA工具可以对已实现的电路进行验证，确保其符合设计要求。
这些工具可以通过测试用例和仿真来验证电路的正确性，并提供分析报告和调试工具，以便设计者快速定位和修复问题。
VHDL作为硬件描述语言，可以提供详细的功能和行为描述，有助于验证过程的进行。
总而言之，EDA技术与VHDL密切相关，通过提供各种工具和环境，帮助设计者完成集成电路设计的各个阶段。
EDA技术P8-VHDL语言程序设计(二)汇总
顺序选择CASE语句
子结构
循环LOOP语句 退出循环EXIT语句
子程序
跳过剩余循环NEXT语句
(Subprograms)
整理补充
▲
语法17:生成语句
格式1：[标号：] FOR 循环变量 IN 取值范围 GENERATE [说明部分]
BEGIN [并行语句]；
END GENERATE [标号]；
元件例化、进 程、块结构、
--可省略
c( 2 * i + 1) < = a ( i ) NOR x;
c( 2 * i ) < = b ( i ) NOR x;
END GENERATE GEN_LABEL;
整理补充
▲
语法18: LOOP语句
格式： [标号：] FOR 循环变量 IN 初值 TO 终值 LOOP
顺序语句; END LOOP[标号];
END LOOP;
y<=temp; END PROCESS;
a（7:0） 8位奇偶 z 校验器
END ARCHITECTURE example4;
整理补充
上面未讲到的语法，请同学们自学，一 般在高级编程中应用，在VHDL进阶中 学习。
VHDL 编程案例训练一
整理补充
结构体的描述方式有三种
结构描述 数据流描述 行为描述
双语版
EDA技术
数字设计基础
Part 7
2、VHDL语言的基本结构
整理补充
VHDL 设计 库(library) ：指定资源
相当于C语言 中的头文件
包集合(Package)：声明在设计中将用到的常数、 Package
数据类型、元件及子程序等。
EDA技术与VHDL期末复习
1.下降沿与上升沿的描述。
a)上升沿：clock’event and clock=’1’ rising_edge()b)下降沿：clock’event and clock=’0’ falling_edge()2.信号与变量的区别3.实体中有哪些端口，及其含义。
in: 输入型，此端口为只读型。
out: 输出型，只能在实体内部对其赋值。
inout:输入输出型，既可读也可赋值。
buffer: 缓冲型，与 out 相似，但可读。
4.编程，配置。
通常，将对CPLD的下载称为编程，对FPGA中的SRAM进行直接下载的方式称为配置，但对于OTP FPGA的下载和对FPGA的专用配置ROM的下载仍称为编程5.3-8译码器真值表，写程序LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL; Array ENTITY coder ISPORT(A : IN STD_LOGIC_VECTOR(1 TO 3)Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END coder ;ARCHITECTURE a1 or coder ISBeginIF A=“000” THEN Y<=“00000001”;ELSIF A=“001” THEN Y<=“00000010”;ELSIF A=“010” THEN Y<=“00000100”;ELSIF A=“011” THEN Y<=“00001000”;ELSIF A=“100” THEN Y<=“00010000”;ELSIF A=“101” THEN Y<=“00100000”;ELSIF A=“110” THEN Y<=“01000000”;ELSE Y<=“10000000”;END IF;END a1;6.CPLD，FPGA的中文含义CPLD：（Complex Programmable Logic Device）复杂可编程逻辑器件FPGA：（Field Programmable Gate Array）现场可编程门阵列ASIC：（Application Specific Integrated Circuit）专用集成电路7.常用的库、包library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_Arith.all;use ieee.std_logic_Unsigned.all;8.一个完整的程序由哪几部分构成。
EDA技术与VHDL课后答案(第3版)潘松 黄继业
OUT1 : OUT STD_LOGIC ) ;
END ENTITY circuit ;
ARCHITECTURE one OF circuit IS
COMPONENT DFF1 IS
PORT ( CLK : IN STD_LOGIC ;
END ENTITY nor ;
ARCHITECTURE one OF nor IS
BEGIN
f <= NOT ( d OR e ) ;
END ARCHITECTURE one ;
时序电路描述：
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY circuit IS
ENTITY mux21 IS
PORT ( s1,s0 : IN STD_LOGIC_VECTOR ;
a,b,c,d : IN STD_LOGIC ;
y : OUT STD_LOGIC ) ;
END ENTITY mux21 ;
ARCHITECTURE two OF mux21 IS
SIGNAL s : STD_LOGIC_VECTOR ( 1 DOWNTO 0 ) ;
y : OUT STD_LOGIC ) ;
END ENTITY mux21 ;
ARCHITECTURE one OF mux21 IS
BEGIN
PROCESS ( s0,s1,a,b,c,d )
BEGIN
IF s1=’0’ AND s0=’0’ THEN y<=a ;
ELSIF s1=’0’ AND s0=’1’ THEN y<=b ;
7、EDA(VHDL语句)
循环次数范围
LOOP
【例7-4】
LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY p_check IS PORT ( a: IN STD_LOGIC_VECTOR (7 DOWNTO 0); y: OUT STD_LOGIC ); END p_check ； ARCHITECTURE opt OF p_check IS SIGNAL tmp： STD_LOGIC ； BEGIN PROCESS(a) BEGIN ？偶校验/奇校验 tmp <='0'; FOR n IN 0 TO 7 LOOP tmp <= tmp XOR a(n); 另一种校验 END LOOP ; 方法如何实 y <= tmp; 现？ END PROCESS; END opt;
KX
康芯科技
7.1.3
CASE语句
CASE语句的结构如下：
单条件选择值的一般表达式
CASE 表达式 IS When 选择值 => 顺序语句； When 选择值 => 顺序语句； ... END CASE ；
多条件选择值的一般表达式 选择值 [ |选择值 ]
选择值可以有四种不同的表达方式： 单个普通数值，如6 数值选择范围，如(2 TO 4)，表示取值 为2、3或4 并列数值，如35，表示取值为3或者5 混合方式，以上三种方式的混合。
【例7-1】 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY mux41 IS PORT(s4,s3,s2,s1:INSTD_LOGIC; z4,z3,z2,z1:OUT STD_LOGIC); END mux41； ARCHITECTURE activ OF mux41 IS SIGNAL sel : INTEGER RANGE 0 TO 15; BEGIN PROCESS (sel ，s4，s3，s2， s1 ) BEGIN sel<= 0 ; -- 输入初始值 IF (s1 ='1') THEN sel <= sel+1 ; ELSIF (s2 ='1') THEN sel <= sel+2 ; ELSIF (s3 ='1') THEN sel <= sel+4 ; ELSIF (s4 ='1') THEN sel <= sel+8 ; ELSE NULL;
EDAVHDL
元件例化语句
块（ BLOCK ）
一个大规模的电原理图通常可以分割成多张子原理图，以便于设计和存 档。同样，在VHDL程序设计中，结构体对应整个电原理图，而结构体可由 多个BLOCK块组成，每一个BLOCK块则对应一张子原理图。电原理图的分 割关系和VHDL程序中用BLOCK块分割结构体的关系是一一对应的。
Graphic is what you draw is what you get “ tell me what hardware you want and I will give it to you”
VHDL设计事例----一个2选1多路选择器
程序包
实体
结构体
VHDL程序基本结构
实体和结构体 是VHDL设计 文件的两个基本组成部分。
类属参数说明的格式为：
GENERIC（端口名{，端口名}：[IN] 子类型 [：=初始值] {；端口名{，端口名}： [IN] 子类型 [：=初始值]} ）;
ENTITY black_box IS Generic ( constant width : integer := 7；); PORT ( clk, rst: IN std_logic; 类属参量 d: IN std_logic_vector(width DOWNTO 0); q: OUT std_logic_vector(width DOWNTO 0); co: OUT std_logic); END black_box;
HDL语言描述的电路功能转化为具体电路结构网表的工具
软件编译器和硬件综合器区别
C、ASM... 程序 软件程序编译器
COMPILER
（a）软件语言设计目标流程 硬件描述语言 综合器
CPU指令/数据代码： 010010 100010 1100
EDA 技术：VHDL语句总结
begin
if sel = "0001" then output <= in1(0) ; output2<=‘1’;
elsif (sel = "0010") then
output <= in1(0) xor in1(1) ; output2 <= ‘0’ ;
elsif sel = "0100" then
sel: in std_logic_vector(3 downto 0); output: out std_logic； output2: out std_logic); end ifexample1;
architecture arch of ifexample1 is
begin
process(in1, sel)
begin case (din) is when “00” => dout <=“0001” ; when “01” => dout <= “0010” ; when “10” => dout <=“0100” ; when “11” => dout <=“1000” ; end case;
end rtl ;
使用变量能获得比较好的综合结果，有利于优化， 但 需要锁存中间结果时必须使用信号。
❖ 初值(有三种形式，前两种综合忽略)
1、type states is (IDLE,S0,S1,S2); signal state:states; --信号state默认值为IDLE
2、signal Z ： bit_vector(3 downto 0) :=“0000” ；
end if; end process; end rtl;
EDA技术与VHDL
μm
门 毫美分 层 个 个 mm2 V 个 MHz
0.35 4M 1 4～5 240 18 450 3.3 900 150
3
数字系统设计基础 据台湾半导体协会（TSIA）统计，现在台 1.0 数字系统和集成电路技术发展简史 湾地区拥有263家芯片设计企业，规模和产 20世纪70值仅次于美国，远超韩国和中国大陆；拥有 年代，集成电路的主流产品是微处理器、 15家芯片制造企业和全球密度最高的 寸 在 存储器以及标准通用逻辑电路。 IC制造商12 (IDM) 厂群落，仅次于韩国；拥有32家封装与37 IC市场中充当主要角色， IC设计只作为附属部门 家测试厂，为全球之首。整体而言，台湾制 而存在。 造了全球一半以上的芯片。
第1章 概述
中国矿业大学计算机学院
1.1 电子设计自动化技术及其发展 3. ESDA阶段(20世纪90年代以来) 这个阶段的EDA技术主要有以下特征： (4) 可测性综合设计
数字系统设计基础
(5) 为带有嵌入IP核的ASIC设计提供软、硬件协同设 计工具。 (6) 建立并行设计工程(Concurrent Engineering，CE) 框架结构的集成化设计环境。
第1章 概述
中国矿业大学计算机学院
1.1 电子设计自动化技术及其发展 EDA的发展可分为三个阶段：
数字系统设计基础
CAD(计算机辅助设计)
CAE(计算机辅助工程) ESDA(电子系统设计自动化)。
20世纪70年代
EDA技术的发展分为 三个阶段
20世纪80年代 20世纪90年代
第1章 概述
中国矿业大学计算机学院
数字系统设计0 数字系统和集成电路技术发展简史 1)集成度 ★ DRAM:容量达几千M bit ★ CPU:最高达一千M数量级的晶体管数目 ★ ASIC:几百M等效逻辑门 2)主频 主流芯片工作主频达3GHz以上，而实验中的芯片主 频最高达20GHz以上。 3)线宽 现阶段工厂大批量生产所用技术为0.15—0.09um。 但领先技术已达到0.06um，利用晶片直径为12英寸。
VHDL总结
第1部分EDA技术概述一、EDA技术的含义：EDA是Electronic Design Automation (电子设计自动化)的缩写。
以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程器件的开发软件及实验开发系统为设计工具，自动完成用软件方式描述的电子系统到硬件的逻辑编译、逻辑简化、逻辑分割、逻辑综合及优化、布局布线、逻辑仿真、直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门多学科融合的新技术。
二、EDA技术的实现目标及实现途径：1、实现目标完成专用集成电路ASIC或印制电路板PCB的设计和实现。
2、实现途径⑴. 超大规模可编程逻辑器件⑵. 半定制或全定制ASIC ⑶. 混合ASIC三、EDA技术的设计方法：(P8)传统的电路设计方法：自底向上的设计方法。
即首先确定可用的元器件，然后根据这些器件进行逻辑设计，完成各模块后进行连接，最后形成系统。
基于EDA技术的电路设计方法：自顶向下的设计方法。
自顶向下是指将数字系统的整体逐步分解为各个子系统和模块，若子系统的规模较大，则还需将子系统进一步分解为小的子系统和模块，层层分解，直至整个系统中各个子系统的关系合理，并便于工作于逻辑电路的设计和实现为止。
传统电路设计方法与采用EDA技术的电路设计方法的区别：1、设计方法不同：传统是自下而上的方法（Down-Top)，EDA是自上而下的设计方法（Top-Down)。
2、传统设计基于电路板；EDA技术是基于芯片的设计方法。
3、描述方式不同：传统采用电路图为主，EDA以硬件描述语言为主。
4、设计手段不同：传统以手工设计为主，EDA设计为自动设计。
结论：EDA技术极大地降低硬件电路的设计难度，提高设计效率，是电子系统设计方法的质的飞跃！四、EDA技术的设计流程(P12)1、设计输入(原理图／HDL文本编辑)2、综合(自然语言综合/逻辑综合/行为综合/ 版图综合或结构综合)3、适配4、时序仿真和功能仿真（P14）5、编程下载6、硬件测试第2部分VHDL程序结构VHDL程序由实体(Entity)、结构体(Architecture)、库(Library)、程序包(Package)和配置(Configuration)5个部分组成。
EDA技术与VHDL实用教程
EDA技术与VHDL实用教程
EDA与传统电子设计方法的比较
FPGA和DSP芯片实现FIR滤波器的速度对比
8位FIR滤 FPGA的处理速度 达到相当速度所需DSP芯片的指令执行速度
波器阶数
单位： MSPS
单位：MIPS
8
104
832
16
24
101
103
1616
2472
32
EDA技术与VHDL实用教程
EDA技术与VHDL实用教程
11
VHDL语言是一种高级描述语言，适用于 电路高级建模，综合的效率和效果较好。
Verilog-HDL语言是一种低级的描述语言， 适用于描述门级电路，容易控制电路资源， 但其对系统的描述能力不如VHDL语言。
EDA技术与VHDL实用教程
12
（二）可编程逻辑器件 可编程逻辑器件（简称PLD）是一种由用户 编程来实现某种逻辑功能的新型逻辑器件。
Expert LEVER
Actel
EDA技术与VHDL实用教程
IspLSI、pLSI、 MACH等
SX系列、MX系列
逻辑图、VHDL文本等 逻辑图、VHDL文本等
16
Actel Designer
EDA与传统电子设计方法的比较
手工设计方法的缺点是： 1)复杂电路的设计、调试十分 困难。 2)如果某一过程存在错误，查 找和修改十分不便。 3)设计过程中产生大量文档， 不易管理。 4)对于集成电路设计而言，设 计实现过程与具体生产工艺直 接相关，因此可移植性差。 5)只有在设计出样机或生产出 芯片后才能进行实测。 EDA技术有很大不同： 1)采用硬件描述语言作为设计输入。 2)库(Library)的引入。 3)设计文档的管理。 4)强大的系统建模、电路仿真功能。 5)具有自主知识产权。 6)开发技术的标准化、规范化以及IP 核的可利用性。 7)适用于高效率大规模系统设计的自 顶向下设计方案。 8)全方位地利用计算机自动设计、仿 真和测试技术。 9)对设计者的硬件知识和硬件经验要 求低。 10)高速性能好。 11)纯硬件系统的高可靠性。
EDA技术与VHDL语言重点复习必备
1.EDA即Electronic Design Automation（电子设计自动化），就是以计算机为工作平台，以EDA 软件工具为开发环境，以硬件描述语言（HDL）为设计语言，以可编程逻辑器件为实验载体，以ASIC（Application Specific Integrated Circuit）、SOC（System On a Chip）芯片为目标器件，以电子系统设计为应用方向的电子产品自动化设计过程。
2.EDA最后实现的目标：全定制或半定制ASIC设计，FPGA/CPLD开发应用。
3.作为EDA技术最终实现目标的ASIC，通过三种途径来完成：（1）超大规模可编程逻辑器件：实现这一途径的主流器件是FPGA/CPLD。
直接面向用户，具有极大的灵活性和通用性，使用方便，开发效率高，成本低，技术维护简单，工作可靠性好。
（2）半定制或全定制ASIC：根据实现工艺，可统称为掩膜ASIC，可编程的ASIC具有灵活多样的编程功能。
掩膜ASIC分为：门阵列、标准单元、全定制三类。
（3）混合ASIC：具有面向用户的编程功能和逻辑资源，同时也含有可方便调用和配置的硬件标准单元模块。
4.EDA设计分五级进行分层次设计：（1）系统级即行为级；（2）RTL级；（3）门级：即逻辑设计，以电路或触发器作基本部件，表达各种逻辑关系；（4）电路级：可看作分离的元件为基本元件，具体表达电路在时域的伏安特性或频域的响应等性能；（5）器件级：即板图级。
5.面向FPGA的开发流程：设计输入（图形输入、文本输入）、综合、布线布局（适配）、仿真（时序仿真、功能仿真）、下载和硬件测试。
6.综合的概念：电子设计中，将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程称为综合。
事实上，设计过程中的每一步都可称为一个综合环节。
7.综合的分类：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
EDA技术与VHDL复习资料
# EDA 技术概念：EDA 技术就是依赖功能强大的计算机，在EDA 工具软件平台上，对以硬件描述语言位系统逻辑描述手段完成的设计文件，自动地完成用软件方式描述的电子系统到硬件系统的逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。
# 实现目标的ASIC 的三个途径：可编程逻辑器件；半定制或全定制ASIC ；混合ASIC ；# 面相FPGA 的EDA 开发流程：①设计输入：将电路系统以一定的表达方式输入计算机，是在EDA 软件平台对FPGA/CPLD 开发的最初步骤。
两种类型：图形输入；硬件描述语言代码文本输入；②综合：综合器就是能够自动将一种表述形式向另一种表述形式转换的计算机程序，它可将高层次描述转换为低层次描述，是EDA 技术的核心。
③适配：适配器能将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件。
④仿真：让计算机根据一定的算法和一定的仿真库对EDA 设计进行模拟，以验证设计的正确性，以便排除错误。
两种仿真测试：时序仿真；功能仿真；⑤编程下载：把适配后生成的下载或配置文件，通过编程器或下载电缆向FPGA/CPLD 进行下载，以便进行硬件调试和验证。
# CPLD 结构：与或阵列。
MAX7000的5个部分：逻辑阵列块；逻辑宏单元；扩展乘积项；可编程连线阵列；I/O 控制块； # FPGA 结构：查找表逻辑结构。
5个模块：逻辑阵列块；嵌入式存储器块；嵌入式硬件乘法器；I/O 单元；嵌入式PLL 块；# IP 核：IP 是知识产权核或知识产权模块。
# VHDL 程序结构：库与程序包调用声明部分；实体描述部分（电路模块端口描述）；结构体描述部分（电路模块功能描述）；配置结构部分；# 变量与信号的功能特点及区别：①变量是一个局部量，只能在进程和子程序中使用。
变量的赋值是立即发生的，不存在任何延时行为。
变量的主要作用是在进程中作为临时的数据存储单元。
EDA技术与应用(VHDL)
STD_LOGIC_UNSIGNED（无符号数）
5
STD_LOGIC_SMALL_INT(小整型数)
VHDL ‘87版本使用IEEE STD 1076-1987 语法标准 VHDL ‘93版本使用IEEE STD 1076-1993 语法标准
26
信号赋值语句：
目标信号名＜=表达式 例如：x＜=9； y＜=x； z＜=x AFTER 5ns；
信号与变量的区别：
（1）使用场合不同；（变量：进程；信号：结构体） （2）变量用“：=‖号赋值，其值被立即使用（无 时间延迟）；而信号用“＜=‖赋值，其值可以附加 延迟。
27
3. 常数（CONSTANT）
END example4;
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3.2 VHDL语言要素
VHDL具有计算机编程语言的一般特性，其语言 要素是编程语句的基本单元。准确无误地理解和掌 握VHDL语言要素的基本含义和用法，对正确地完 成VHDL程序设计十分重要。
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3.2.1 VHDL文字规则
1. 数字型文字——由数字、小数点和下划线组成 （1）整数文字 5,678,156E2,45_234_287(=45234287) （2）实数文字 188.993,88_670_551.453_909 （3）以数制基数表示的文字 格式：数制#数值# 例如： 10#170# 16#FE# 2#11010001# 8#376#
规则：以字母开头，后跟若干字母、数字或单个下 划线构成，但最后不能为下划线。 例如：h_adder,mux21,example为合法标识符；
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数据对象
信号与变量赋值语句功能的比较
顺序语句
VHDL有6类基本顺序语句 有 类基本顺序语句 •赋值 赋值 •流程控制 流程控制 •等待 等待 •子程序调用 子程序调用 •返回 返回 •空操作 空操作
顺序语句
CASE语句 （顺序语句，须放在进程中） CASE <表达式> IS When <选择值或标识符> => <顺序语句>; ... ; <顺序语句> ； When <选择值或标识符> => <顺序语句>; ... ; <顺序语句> ； ... WHEN OTHERS => <顺序语句>; END CASE ；Fra bibliotek顺序语句
LOOP语句
(1) 单个 单个LOOP语句，其语法格式如下： 语句， 语句 其语法格式如下： [ LOOP标号：] LOOP 顺序语句 END LOOP [ LOOP标号]; (2) FOR_LOOP语句，语法格式如下： [LOOP标号：] FOR 循环变量，IN 循环次数范围 LOOP 顺序语句 END LOOP [LOOP标号]；
数据对象
信号
SIGNAL 信号名： 数据类型:= 初始值； 目标信号名<= 表达式 表达式AFTER 时间量 时间量; 目标信号名 SIGNAL a，b，c，y，z: INTEGER ； ... PROCESS (a，b，c) BEGIN y <= a + b ; z <= c – a ; y <= b ； END PROCESS ;
检测信号跳变
注：不完整条件语句——时序电路结构的必要条件和关键所在 不完整条件语句 时序电路结构的必要条件和关键所在 完整电路只能构成组合逻辑电路
VHDL 基本语法
须注明位宽） 标准逻辑矢量数据类型 STD_LOGIC_VECTOR （须注明位宽）
B <= "01100010" ; -- B(7)为'0‘ B(4 DOWNTO 1) <= "1101" ; -- B(4)为'1‘ B(7 DOWNTO 4) <= A ; -- B(6)等于A(2) SIGNAL C ：BIT_VECTOR(3 DOWNTO 0)；
VHDL语句结构与语法小节
文件存盘： VHDL设计文件必须存于指定为工程的目录中，此目录将被设定为 WORK库，WORK库的路径即为此目录的路径。 VHDL库：LIBRARY语句打开VHDL库：IEEE库、标准库STD、工作库WORK . . 程序包： USE 语句声明使用程序包： STD_LOGIC_1164、 STD_LOGIC_UNSIGNED、STANDARD等程序。 数据对象：信号：SIGNAL，变量：VERIABLE，常数：CONSTANT 信号属性函数：信号属性函数EVENT、LAST_VALUE。 时钟检测： 时钟检测上升沿检测表式： CLK'EVENT AND CLK='1'、 RISING_EDGE()、FALLING_EDGE()等。 时序电路：不完整条件语句产生时序电路：IF … THEN … END IF，IF … THEN … ELSIF … THEN …END IF 真值表表达：表达方法之一是用CASE_WHEN语句，但要注意OTHERS的应用 。 并置操作符：并置操作符&可用于合并两个或多个逻辑矢量，构建成新的数组。 元件例化：由元件调用声明语句COMPONENT和映射语句PORT MAP( )构成。 运算符重载概念：当进行非整数类型数据运算操作时需要调用运算符重载函数， 这可以打开程序包STD_LOGIC_UNSIGNED。
VHDL 基本语法
并置操作符& 并置操作符 SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ; ... a <= '1'&'0'&d(1)&'1' ; -- 元素与元素并置，并置后的数组长度为4 ... IF a & d = "101011" THEN ... –- 在IF条件句中可以使用并置符
VHDL 基本语法
实体表达
实体名
ENTITY e_name IS
端口语句和端口信号名
PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type ); END ENTITY e_name;
端口模式
端口模式
数据类型
“IN”、“OUT”、“INOUT”、“BUFFER” 、 、 、
数据对象
变量
注：局部量，只在进程和子程序使用，赋值没有延时
VARIABLE 变量名: 数据类型:= 初始值;
VARIABLE a : INTEGER RANGE 0 TO 15 ; --变量a定义为常数，取值范围是0到5 VARIABLE d : STD_LOGIC := ‘1’ ; --变量a定义为标准逻辑位数据类型, 初始值是1
数据对象
变量 目标变量名:= 表达式; 目标变量名 表达式
VARIABLE x，y : INTEGER RANGE 15 DOWNTO 0 ; --分别定义变量x和y为整数类型 VARIABLE a，b : STD_LOGIC_VECTOR(7 DOWNTO 0) ; x := 11 ; y := 2 + x ; -- 运算表达式赋值，y 也是实数变量 a := b --b向a赋值 a(0 TO 5) := b(2 TO 7) ;
VHDL 语言
VHDL语句结构与语法小节
实体：以ENTITY. . .END ENTITY e_name描述器件的端口特性。 结构体： 以ARCHITECTURE ... END ARCHITECTURE 给出器件的逻辑功能和行为。 端口定义： 以PORT()语句定义器件端口及其数据类型。 端口模式： IN、OUT、INOUT、BUFFER描述端口数据的流向特征。 数据类型： 数据对象承载数据的类别：INTEGER、BOOLEAN、STD_LOGIC、 BIT、STD_LOGIC_VECTOR。 信号赋值符：“<=”，用于信号数据的传输，仿真传输延时最短为一个δ。 “ 条件比较符： “=”，在条件语句表式中用于比较待测数据的关系。 δ 延时： 模拟器最小分辨时间δ，或称延时δ 。 逻辑操作符： AND、OR、NOT、NAND、XOR、XNOR。 IF条件语句：IF_THEN_ELSE语句作为顺序语句。 并行条件语句：WHEN_ELSE条件信号赋值语句。 进程语句： 以PROCESS ...END PROCESS引导的语句结构。 顺序语句： 由进程语句引导的，以顺序方式执行的语句。 并行语句： 在结构体中以并行方式执行的语句。 文件取名： 建议文件名与VHDL设计的实体名一致，后缀是.vhd。
文件取名和存盘
关键词和文件名都不区分大小写，推荐文件名用小写，特别是后缀 关键词和文件名都不区分大小写，推荐文件名用小写，特别是后缀.vhd
3.8 进程语句归纳
3.8.3 进程要点 1. PROCESS为一无限循环语句 为一无限循环语句 2. PROCESS中的顺序语句具有明显的顺序 并行运行双重性 中的顺序语句具有明显的顺序/并行运行双重性 中的顺序语句具有明显的顺序 3. 进程必须由敏感信号的变化来启动 （或WAIT） ） 4. 进程语句本身是并行语句 5. 信号是多个进程间的通信线 6. 一个进程中只允许描述对应于一个时钟信号的同步时序逻辑
END ARCHITECTURE arch_name ；
VHDL 基本语法
PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; 敏感表
进程语句
顺序语句
赋值语句 进程启动语句 子程序调用语句 顺序描述语句 进程跳出语句
Q : BUFFER NATURAL RANGE 15 DOWNTO 0； NATURAL是INTEGER的子集，包含零和正整数
数据对象
常数
注：具有全局性
CONSTANT 常数名：数据类型:= 表达式；
CONSTANT FBT : STD_LOGIC_VECTOR := "010110" ; -- 标准位矢类型 CONSTANT DATAIN : INTEGER := 15 ; -- 整数类型
顺序语句
语句执行中进行转向控制。 种格式： （3）用于 ）用于LOOP语句执行中进行转向控制。有3种格式： 语句执行中进行转向控制 种格式
NEXT； -- 第一种语句格式，无条件终止当前循环转向起点，开始下一次循环 NEXT LOOP 标号 -- 第二种语句格式，与一类似，但可以跳转到指定的循环 标号； NEXT LOOP 标号 WHEN 条件表达式； -- 第三种语句格式，当条件成立时，执 行跳转
数据类型 “INTEGER”、“BOOLEAN”、“STD_LOGIC”、”BIT“ 、 、 、
VHDL 基本语法
结构体表达
ARCHITECTURE arch_name OF e_name IS [说明语句] BEGIN (功能描述语句)
电路功能描述，并行语句 说明数据对象、类型、调用声明，并非必须
VHDL 基本语法
1、BIT数据类型定义： 、 TYPE BIT IS(‘0’,‘1’); --只有两种取值 2、STD_LOGIC数据类型定义： 、 TYPE STD_LOGIC IS ('U','X','0','1','Z','W','L','H','-'); 弱 强 强 强 高 弱 未 弱