计算机体系结构cache模拟器实验报告
体系结构试验报告(cache存储过程)
体系结构实验报告实验目的通过程序，模拟cache存储过程，并通过控制变量法模拟分析Cache性能实验步骤:我们要通过老师所给程序进行模拟，并通过操作系统试验中老师所给算法生成出project.txt ，并通过project.txt 里面的数据来模拟程序的局部性等特性。
实验结果1、比较关联方式，控制blockSize, CacheSize 不变:（1）、Direct_mapped(2) 、Set_associate:(3) 、Fully_associate通过上述三个比较可以看出，各种映射有自己的优点。
但是不难看出，增大关联度会减小miss rate，但是增加到一定程度又会有抑制作用。
2.比较Cache大小对于性能的影响。
（1）、Direct_mapped，Cache容量为64 时：(2rDirecflmapped〉Cache朿*R128 手(3r Direcflmapped〉Cache助*R256口F一pwsef 峑s 2O J I 0\^J.e e K ^g 63-L w g <J g -f aJnnnrEd理"巧 nmrMecIrlxMLH肆一事呼LJw匸-dJ-LUfJF U »»a iB cinIJr ltRn x li 黑鱼*=£1K s 1!蚯c a p w p llrt t M:C4mw JLl n rll n i H HHi L n h != l£lx-瞌忻恥f*<41.匸«F 23L L/2\.*X «礼 j !H F i <n对比实验结果，不难发现，随着Cache容量的增加，Cache的命中率一直在提升。
分析原因发现，虽然Cache容量大了，但并不等于其预存的内容增多，所以命中率会上升。
3、比较Cache大小对于性能的影响。
（1）、Direct_mapped，关联度为 1 时：(2)、Direct_mapped，关联度为2 时:(3)、Direct_mapped，关联度为4 时:(4) 、Direct mapped ，关联度为 8 时:I ■ C -\LI wrs 1.11uwei mo\Dw_-m e ts'_Vi EUUI I ^tud o l£f Pre e-crE\tt. q\Dfft!uq\ti'g.-i-j rIE Is-* -IrMHiF OP n tiny Ret U <A lun f 1± flhissH41# a 聊C4pnic4tv Conflictnx5S(5) 、Direct map ped ，关联度为 16 时:可以看出，随着关联度的提高，命中率也有所增加Canipuilsnry 1XSE-hH MuflfafiP = I44.MIUUM1Ace R -S3 NumWr ■寸-F口寸 灭 」eqlunu>loo-q〈 p ①ddelu —10①」一q <(L)S33I・鹫詡M us y u s L l's童wr#*■L 書-E .f n -sr e U F K e$us.H92m £百1-■阿*E戏*%贰％严一&丫A*u-uk s ?£Lc 』 C3"f l a毒* 1和4£sE E *B J W11v m 「>!5q言石-d ^l L l e l迟E n p xll -,.I 曰右号v d d -o'w -o M n 「口釜l Y ci-te L ^R 」eqlunu>loo-q 〈 p ①ddelu —10①」Q <通过以上三组数据不难看出，当block number增加时，命中率明显增高了。
Cache模拟器实验报告
Cache模拟器一、实验目标：程序运行时，都会对内存进行相关操作，所访问的内存地址可以被记录下来，形成memory trace文件。
在本实验中，你将使用benchmark 程序产生的memory trace文件来测试Cache命中率，文件可以在/classes/fa07/cse240a/proj1-traces.tar.gz上获得。
每次存储器访问都包含了三个信息：1.访问类型，’l’表示Load操作，’s’表示Store操作；2.地址。
采用32位无符号的十六进制表示；3.存储器访问指令之间的间隔指令数。
例如第5条指令和第10条指令为存储器访问指令，且中间没有其他存储器访问指令，则间隔指令数为4。
通过写一段程序，模拟Cache模拟器的执行过程。
二、实验要求：写一段程序模拟Cache模拟器的执行过程，并对5个trace文件进行测试，完成以下目标：1.请统计Load类型指令和Store类型指令在这5个trace文件中的指令比例。
2.设Cache总容量为32KB，对以下所有参数进行组合（共有72种组合），测量相应5个文件的Cache命中率。
通过对命中率的分析，可以发现什么规律。
行大小：32字节、64字节、128字节相连度：8路相联、4路相联、2路相联、1路相联替换策略：FIFO，随机替换，LRU写策略：写直达、写回3. 给出5个文件的最佳Cache命中率的参数组合。
针对不同的trace 文件，最佳配置是否相同。
4. 测量各种组合下Cache和主存之间的数据传输量。
5. 给出5个文件的最小数据传输量的参数组合。
这个组合和第3问中得到的组合是否一致。
针对不同的trace文件，最佳配置是否相同。
6. Cache缺失有三种原因：1）强制缺失；2）容量缺失；3）冲突缺失。
分析这三种缺失并说明你的分析方法。
7. 请给出5个trace文件在最优Cache命中率的情况下，这三种缺失所占的比例，并和教材图C.8给出的比例进行比较。
计算机组成原理实验报告-Cache模拟器的实现
计算机组成原理实验报告-Cache模拟器的实现实验内容：1、启动CacheSim。
2、根据课本上的相关知识，进一步熟悉Cache的概念和工作机制。
3、依次输入以下参数：Cache容量、块容量、映射方式、替换策略和写策略。
Cache容量块容量映射方式替换策略写策略256KB 8 Byte 直接映射------ -------64KB 32 Byte 4路组相联 LRU -------64KB 32 Byte 4路组相联随机--------8KB 64 Byte 全相联 LRU ---------4、读取cache-traces.zip中的trace文件。
5、运行程序，观察cache的访问次数、读/写次数、平均命中率、读/写命中率。
思考：1、Cache的命中率与其容量大小有何关系？2、Cache块大小对不命中率有何影响？3、替换算法和相联度大小对不命中率有何影响？实验步骤与预习：实验步骤：1、启动CacheSim。
2、根据课本上的相关知识，进一步熟悉Cache的概念和工作机制。
3、依次输入以下参数：Cache容量、块容量、映射方式、替换策略和写策略。
4、读取cache-traces.zip中的trace文件。
5、运行程序，观察cache的访问次数、读/写次数、平均命中率、读/写命中率。
预习：Cache:高速缓冲存储器高速缓冲器是存在于主存与CPU之间的一级存储器，由静态存储芯片（SRAM)组成，容量比较小但速度比主存高得多，接近于CPU的速度。
Cache的功能是用来存放那些近期需要运行的指令与数据。
目的是提高CPU对存储器的访问速度。
工作机制：主要由三大部分组成：Cache存储器：存放由主存调入的指令与数据块。
地址转换部件：建立目录表以实现主存地址到缓存地址的转换。
替换部件：在缓存已满时按照一定的策略进行数据块替换，并修改地址转换部件。
实验结果：一般而言，cache用量越大，其cpu命中率越高，当然容量也没必要太大，当cache 容量达到一定的值时，命中率不因容量的增大而有明显的提高。
计算机体系结构cache模拟器实验报告
计算机体系结构——Cache模拟器实验实验报告姓名崔雪莹学号12281166班级计科1202班老师董岚2015年06月07日一、阅读分析附件模拟器代码 (4)1、关键参数 (4)2、关键算法 (5)二、课后习题 (8)1、习题内容 (8)2、题目分析 (8)3、计算及结果 (9)4、模拟器上实验结果检验 (11)三、整体分析 (15)1、三种映射方式对Cache效率的的影响 (15)2、block块大小与Cache容量对Cache效率的影响 (16)3、Cache容量与相连度对Cache效率的影响 (17)4、三种失效类型影响因素 (18)四、实验思考和感受 (21)1、关于模拟器的思考 (21)2、关于整个实验的思考 (22)一、阅读分析附件模拟器代码1、关键参数（1）用户可见参数：（用户通过命令行输入参数）（2）程序内部主要参数：（代码内部重要参数）2、关键算法注：这里不粘贴代码，只是进行简单的代码算法说明（1）块地址表示：注：图是我按照自己的想法自己画的，可能有些地方并不准确，望老师指正。
图中以一个例子来解释cache模拟器中block和数据地址的关系，以及和组地址和标志位的关系。
（2）Index与tag：由上面计算：index = blockaddress % NOofset index = 16 % 8 = 2tag = blockaddress / Noofset tag = 16/8 = 2以上例，字地址16为例，写成二进制为0001 0010 B，其中组数为8，又因为2^3=8，所以字地址取后3位为：index = 010 B = 2 ，取前29位为：tag = 0…0010 B = 2 。
所以，算法与理论是一致的。
（3）Valid：有效位。
当通过上述方式寻址找到了数据存放的数据块，接下来判断有效位：有效位为1，说明数据是有效的，可以从block提取数据；有效位为0，说明块里的数据是无效的，所以不能从block提取数据，出现miss，此时判断miss类型，同时需要访问内存或下一级存储，将数据放到cache里。
计组实验报告
计组实验报告【实验名称】：基于MIPS的Cache设计与实现【实验目的】：通过设计、模拟和测试基于MIPS的Cache，理解和掌握Cache的基本原理和实现方法，加深对计算机组成原理的理解和应用。
【实验设备】：Xilinx ISE Design Suite 14.7、Verilog HDL仿真工具、Mars模拟器。
【实验原理】Cache是计算机系统中重要的存储器层次结构，它可以提高访问速度，降低访问延迟。
Cache是一种由高速存储器和控制电路组成的存储器，它的作用是缓存主存中最近使用过的指令和数据，当下一次需要使用这些指令和数据时，可以直接从Cache中获取，而不需要访问主存，从而提高访问速度。
计算机系统中的Cache存储器既可以用硬件实现，也可以用软件实现。
MIPS Cache包括指令Cache和数据Cache两个部分。
指令Cache用于存储CPU需要的指令，而数据Cache用于存储CPU需要的数据。
Cache中的每一个存储块叫做一个Cache 行，每一个Cache行包括若干字块，每一个字块包括若干字节。
Cache行的大小一般是2^n 个字节。
Cache使用一种叫做Cache命中的技术，通过判断当前CPU需要的数据是否在Cache中来确定是否需要访问主存。
如果当前CPU需要的数据在Cache中，则称为Cache命中，可以直接从Cache中获取数据；如果当前CPU需要的数据不在Cache中，则称为Cache未命中，需要从主存中获取数据。
Cache有三种常见的替换算法：随机替换算法、先进先出（FIFO）替换算法和最近最少使用（LRU）替换算法。
随机替换算法是最简单的方法，它实现起来比较简单，但是效率不高。
FIFO替换算法是一种比较简单的替换算法，它在实现的时候需要维护一个队列来保证替换最早进入Cache的数据，但是这种算法无法适应程序的访存局部性。
LRU替换算法是一种比较复杂的替换算法，它需要维护一个使用时间序列来记录各数据块被使用的时间，当需要替换时，选择使用时间最旧的数据块替换掉。
计算机系统结构课程实验报告实验二：存贮层次模拟器
计算机系统结构课程实验报告2012—2013 学年第 1 学期学生姓名：学生班级：2011179学生学号：**********师：***教研室：计算机系统结构教研室2012年10月23日实验二：存贮层次模拟器一、实验目的与要求使学生清楚认识虚拟存贮层次结构，熟练掌握常用的几种存储地址映象与变换方法，以及FIFO、LRU等替换算法的工作全过程。
要求用程序实现任意地址流在存储层次上的命中情况，实验结束后提交源程序和实验说明书。
二、实验内容在模拟器上实现在任意地址流下求出在cache-主存—辅存三层存贮层次上的命中率。
三、实验步骤1．主存-辅存：映像方式可以选择组相联方式；替换算法可以使用LRU算法和FIFO算法。
2．要求主存容量、页大小以及组数等可以输入修改。
3．求出命中率；显示替换的全过程；任选一种高级语言来做。
4．要有简洁、易于操作的界面。
四、程序源代码#include<stdio.h>#include<string.h>#include <iostream.h>struct Fu{int gh;//组号int gnh;//组内块号int kd;//块内地址};Fu c[50];int count[50];//计数器int d[50];//地址流int Groupfind(int mainAddr,int FuSize,int bsINg){return mainAddr%FuSize/bsINg;}void InitFu(int bsINg,int FuSize){for(int i=0;i<FuSize;i++){c[i].kd=-1;//块内地址初始化为-1c[i].gnh=i%bsINg;//组内块号初始化为c[i].gh=i/bsINg;//组号count[i]=0;}int Find(int gh,int bsINg){int index=0+gh*bsINg;int max=count[index];for(int i=0+gh*bsINg;i<0+gh*bsINg+bsINg;i++){if(count[i]>max){max=count[i];index=i;}}return index;}int IsFull(int gh,int bsINg){for(int i=0+gh*bsINg;i<0+gh*bsINg+bsINg;i++){if(c[i].kd==-1)return i;}return -1;}void AddCount(int gh,int bsINg){for(int i=0+gh*bsINg;i<0+gh*bsINg+bsINg;i++)if (c[i].kd!=-1){count[i]++;}}int IsShoot(int mainAddr,int gh,int bsINg){for(int i=0+gh*bsINg;i<0+gh*bsINg+bsINg;i++)if (c[i].kd==mainAddr){return i;}return -1;}void LRU1(int mainAddr,int groups,int FuSize,char* src,int type,int bsINg,double &shoot)//kd地址流中的一个，int gh=Groupfind(mainAddr,FuSize,bsINg);//找到组号int i=-1;int j=-1;i=IsShoot(mainAddr,gh,bsINg);j=IsFull(gh,bsINg);if (i!=-1)//命中{//命中if(type==0){AddCount(gh,bsINg);count[i]=0;}c[i].kd=mainAddr;strcpy(src,"命中");shoot++;return;}if (j!=-1)//调进{AddCount(gh,bsINg);count[j]=0;c[j].kd=mainAddr;strcpy(src,"调进");return;}int k;k=Find(gh,bsINg);AddCount(gh,bsINg);count[k]=0;c[k].kd=mainAddr;strcpy(src,"替换");}void DisplayTitle(){cout<<"辅存-主存映像关系组相联方式"<<endl;}void Display(char* src,int cl){for (int i=0;i<cl;i++){cout<<c[i].kd<<"\t";cout<<src<<endl;}void DisplayHead(int cl){for (int i=0;i<cl;i++){cout<<i<<"\t";}cout<<endl;}void main(){char src[5];int type;int g,cl;int bsINg;int MainSize;int addr;int i=0;double shoot=0;DisplayTitle();cout<<"选择LRU（0）or FIFO（1）：";cin>>type;cout<<"输入辅存大小：";cin>>MainSize;cout<<"输入主存大小：";cin>>cl;cout<<"输入组数：";cin>>g;bsINg=cl/g;cout<<"输入地址流(以-1结束):";cin>>addr;while(addr!=-1){d[i++]=addr;cin>>addr;}InitFu(g,cl);DisplayHead(cl);for (int j=0;j<i;j++){LRU1(d[j],g,cl,src,type,bsINg,shoot);Display(src,cl);cout<<"命中率："<<shoot/i<<endl;}四、实验截图1、当替换算法采用FIFO，主存的组数为1，则结果如下图所示：2、当替换算法采用LRU，主存的组数为1，则结果如下图所示：3、当替换算法采用FIFO，主存的组数为2，则结果如下图所示：4、当替换算法采用FIFO，主存的组数为2，则结果如下图所示：五、实验总结通过本次实验我搞清楚了虚拟存贮层次结构，掌握了常用的几种存储地址映象与变换方法，以及FIFO、LRU等替换算法的工作全过程。
《计算机体系结构》第六次实验 cache
Cache实验报告姓名：王宇航学号：09283020 安全0901Cache实验报告一、实验要求：1.阅读分析附件模拟器代码要求：1）读懂2）关键注释3）总结关键参数和算法的实现方法2.通过读懂代码加深了解cache的实现技术3.结合书后习题1进行测试4.通过测试和进行实验设计了解参数和算法选择的特点和相互关系（比较，组合等），需要定性和量化结合说明，可以用数字或图表等多种描述手段配合说明。
二、实验代码：1. LRU页面置换算法程序一共有3中模式：Direct_mapped 2 Set_associate 3 Fully_associate对于第一种，直接映射，显然用不到LRU算法，因为每一个地址在cache中只有一个地方可以去。
对于后两种，组相联映射和全相联映射，就需要用到LRU算法了。
其中，全相联映射等于是只有一个set的Set_associate，而LRU正是用在一个set中，所以，后面两种模式的LRU问题可以归结为一种：一个set中，来了一个没有的页面，需要置换出一个，应该置换出哪一个的问题。
那么，具体过程如下：1 这个set中的每一个block都有一个lru值，初始为0。
2 每次访问这个set的时候，不管是否命中，这个set中的所有block的lru值都+1。
3 当需要置换出去一个页面的时候，选择一个lru值最大的那个置换出入，用来放入刚刚进来的。
4 不管是否命中，刚刚访问过的，或者加入的那个block的lru值置为0。
if(x<lru[index][z])//选择lru值最大的一个{x=lru[index][z];y=z;}if(z==((assoc*2)-2))//没有命中时{newarray[index][y+1]=tag; //把lru值最大的替换掉misscount++;c=misstype(blockaddress[j],NOofblock,j);cc=1;for(m=0;m<(assoc*2);m=m+2)//所有的lru值+1lru[index][m]++;lru[index][y]=0;//把lru值最大的替换掉}z=z+2;2. 用于判断缺页类型的算法在程序中，体现了3中缺页的类型：Compulsory Miss：之前没有出现的地址，肯定不会命中Conflict Miss：由于冲突而产生的不命中Capacity Miss：由于容量不足而导致的不命中在函数int misstype(int ba, int nb, int l)中。
实验1-Cache性能分析
西安邮电大学(计算机学院）课内实验报告实验名称：Cache性能分析专业名称：计算机科学与技术班级：学生姓名：学号（8位)：指导教师：实验日期：实验1 Cache性能分析1 实验目的(1)加深对Cache的基本概念、基本组织结构以及基本工作原理的理解。
(2)掌握Cache容量、相联度、块大小对Cache性能的影响。
(3)掌握降低Cache不命中率的各种方法.2 实验平台采用MyCache模拟器.MyCache模拟器的使用方法:（1) 双击MyCache。
exe，启动模拟器。
（2）系统打开操作界面,如下图所示:（3)略、写不命中时的调块策略。
可以直接从列表中选择.(4) 访问地址可以选择来自地址流文件，也可以选择手动输入.如果是前者，则可以通过单击“浏览"按钮，从模拟器所在文件夹下的“地址流”文件夹中选取地址流文件（.din）文件，然后执行。
执行得方式可以是单步,也可以选择一次执行结束。
如果选择手动输入，就可以在“执行控制”区域中输入块地址,然后单击“访问”按钮.系统会在界面的右边显示访问类型、地址、块号以及块内地址.(5) 模拟结果包括：●访问总次数,总的不命中次数,总的不命中率。
●读指令操作的次数,其不命中次数及其不命中率.●读数据操作的次数,其不命中次数及其不命中率。
●写数据操作的次数，其不命中次数及其不命中率。
●手动输入单次访问的相关信息。
3 实验内容和步骤3。
1 Cache容量对不命中率的影响（1) 启动MyCache.（2）单击“复位”按钮，将各参数设置为默认值。
（3）选择一个地址流文件。
具体方法：选择“访问地址”→“地址流文件"选项，然后单击“浏览”按钮，从本模拟器所在的文件夹下的“地址流”文件夹中选取。
（4) 选择不同的Cache容量，包括2KB，4 KB，8 KB，16 KB，32 KB,64 KB,128 KB和256 KB,分别执行模拟器（单击“执行到底”按钮就可执行),然后在表1.1中记录各种情况下的不命中率。
cache性能分析及优化实验报告
实验报告实验名称：计算机原理cache性能分析及优化实验学员：张英杰学号： 201008040092 培养类型： 4+1军人年级：任职培训队专业：计算机科学与技术所属学院：计算机学院指导教员：唐玉华职称：研究员实验室：校计算机中心四号院机房实验日期： 2010.12.1—2010.12.19国防科学技术大学训练部制《实验报告》填写说明1．学员完成人才培养方案和课程标准要所要求的每个实验后，均须提交实验报告。
2．实验报告封面必须打印，报告内容可以手写或打印。
3．实验报告内容编排及打印应符合以下要求：（1）采用A4（21cm×29.7cm）白色复印纸，单面黑字打印。
上下左右各侧的页边距均为3cm；缺省文档网格：字号为小4号，中文为宋体，英文和阿拉伯数字为Times New Roman，每页30行，每行36字；页脚距边界为2.5cm，页码置于页脚、居中，采用小5号阿拉伯数字从1开始连续编排，封面不编页码。
（2）报告正文最多可设四级标题，字体均为黑体，第一级标题字号为4号，其余各级标题为小4号；标题序号第一级用“一、”、“二、”……，第二级用“（一）”、“（二）” ……，第三级用“1.”、“2.”……，第四级用“（1）”、“（2）” ……，分别按序连续编排。
（3）正文插图、表格中的文字字号均为5号。
一实验概述（一）实验目的1.掌握Cache的基本概念、基本组织结构2.掌握影响Cache性能的三个指标3.了解相联度对Cache的影响4.了解块大小对Cache的影响5.了解替换算法对Cache的影响6.了解Cache失效的分类及组成情况7.了解一些基本的Cache性能优化方法(选做)（二）实验步骤1.运行模拟器SimpleScalar2.在基本配置情况下运行矩阵乘计算程序统计Cache失效次数，并统计三种不同类型的失效3.改变Cache容量，统计各种失效的次数，并进行分析4.改变Cache的相联度，统计各种失效的次数，并进行分析5.改变Cache块大小，统计各种失效的次数，并进行分析6.改变Cache的替换策略，统计各种失效次数，并分析7.对给出的矩阵乘计算程序进行适当改写以优化cache性能。
cache性能分析实验报告
计算机系统结构实验报告名称： Cache性能分析学院：信息工程*名：**学号：S******专业：计算机系统结构年级：研一实验目的1.加深对Cache的基本概念、基本组织结构以及基本工作原理的理解；2.了解Cache的容量、相联度、块大小对Cache性能的影响；3.掌握降低Cache失效率的各种方法，以及这些方法对Cache性能提高的好处；4.理解Cache失效的产生原因以及Cache的三种失效；5.理解LRU与随机法的基本思想，及它们对Cache性能的影响；实验平台Vmware 虚拟机，redhat 9.0 linux 操作系统，SimpleScalar模拟器实验步骤1.运行SimpleScalar模拟器；2.在基本配置情况下运行程序（请指明所选的测试程序），统计Cache总失效次数、三种不同种类的失效次数；3.改变Cache容量（*2，*4，*8，*64），运行程序（指明所选的测试程序），统计各种失效的次数，并分析Cache容量对Cache性能的影响；4.改变Cache的相联度（1路，2路，4路，8路，64路），运行程序（指明所选的测试程序），统计各种失效的次数，并分析相联度对Cache性能的影响；5.改变Cache块大小（*2，*4，*8，*64），运行程序（指明所选的测试程序），统计各种失效的次数，并分析Cache块大小对Cache性能的影响；6.分别采用LRU与随机法，在不同的Cache容量、不同的相联度下，运行程序（指明所选的测试程序）统计Cache总失效次数，计算失效率。
分析不同的替换算法对Cache性能的影响。
预备知识1. SimpleScalar模拟器的相关知识。
详见相关的文档。
2. 复习和掌握教材中相应的内容（1）可以从三个方面改进Cache的性能：降低失效率、减少失效开销、减少Cache命中时间。
（2）按照产生失效的原因不同，可以把Cache失效分为三类：①强制性失效（Compulsory miss）当第一次访问一个块时，该块不在Cache中，需从下一级存储器中调入Cache，这就是强制性失效。
Cache模拟实验
Cache 模拟实验1、原理在计算机系统中，缓存技术无处不在。
在整个存储系统中，寄存器是高速缓存的缓存，高速缓存是内存的缓存，内存又是硬盘的缓存，而硬盘又是网络设备的缓存。
在空间上，靠近CPU 的存储器是远离CPU 的缓存，而且越靠近CPU 存储器的速度越快，容量越小，单位存储的价格越高，这些存储器构成的计算机存储系统更像一座山——存储器山，图中仅展示了3级存储，如下图：靠近CPU 方向速度高容量小单位存储价格高速度低容量大单位存储价格低远离CPU 方向当CPU 访问存储器时，是从最靠近它的存储器来查找，如果要存储的内容不在靠近它的存储器中，再从下一级存储器中读取一块，如果下一级存储器中也没有找到要存储的内容，就再在下下一级存储器中读取一块，这个过程将一直延续到最底层存储器。
当要存储的内容调入到靠近它的存储器中之后，CPU再从其中存取所需的内容。
这个过程就叫Cache。
Cache是以块为单位进行的，块的大小有上层存储的大小来决定，一般Cache用一个4元组来描述——(S,E,B,m)，S是上层存储器的分组数，用s来表示S占用的位数，E是每个组中包含的行数，B是一行中真正存储数据的字节数，用b来表示B占用的位置，m是存储系统的地址线的宽度。
为了便于Cache的管理还要有一个标志位，用来标识本行数据是否有效，这个有效标志不会出现在内存地址中；除此之外，还有标志位，这个标志位是出现在内存地址中的，我们用t 来表示。
内存地址，包含t，s和b。
如下图：t bits 标志s bits 组索引上图就是Cache的一行的单独内容，整个Cache就是这样的数据结构的集合，现在举个例子来综合进行说明，假如m=8，b=2，E=1，s=2，那么t就等于m-b-s，也就是t=4。
此外E=1，也就是每一个组中包含一行。
CPU假如读取0x00地址的内容，从Cache中读取要分3步进行，首先，确定组，地址0x00的二进制表示 0000 0000B，bit2和bit3，就是组的索引，可以确定是第0组。
计算机系统结构实验2报告
骤
及
结
果
2.补充实验
Cache预取的思想是什么：如果cache不命中，在把包括访问字在内的一块取到cache中之后，还要把紧接着的下一块也取到cache中。
在模拟器中，能否设计实验模拟Cache的预取过程？请设计实验直观展示，并在检查时加以说明：能；块大小32B，预取
地址
块号
块内地址
是否命中
命中率
结
总结：了解了cache容量，大小，相联度，替换算法对cache性能的影响。实验过程遇到很多问题，通过和同学的沟通，理解并解决。
附
录
（源程序清单，如果有的话）
如有侵权请联系告知删除，感谢你们的配合！
3.cache块大小对不命中率的影响：cache容量较小时，块越大不命中率越大；cacher容量一定（较大），块越大不命中率越低，一定程度不变。
4.替换算法对不命中率的影响：LUR和随即算法的不命中率随着相联度的增加而减少且随着cache容量增加而减少；在相联度相同，cache容量相同时，使用LUR替换算法的不命中率比随即算法的不命中率小；当cache容量增大到一定程度，相联度达到一定程度时，不命中率不会再降低，且与算法的选择关系不大。
0
0
0
不命中
100%
4
0
4
命中
66.67%
8
0
8
命中
50.0%
64
2
0
不命中
60.0%
128
4
0
不命中
71.43%
120
3
24
命中
62.50%
130
4
2
命中
55.56%
不预取：
cache硬件设计实验总结
cache硬件设计实验总结Cache硬件设计实验总结Cache是计算机系统中的一种高速缓存，用于存储最近被访问的数据，以提高计算机系统的性能。
在计算机系统中，CPU访问内存的速度比访问Cache的速度慢得多，因此，Cache的设计对于计算机系统的性能至关重要。
本文将对Cache硬件设计实验进行总结。
实验目的本次实验的目的是设计一个Cache硬件，实现Cache的读写操作，并测试Cache的性能。
具体实验要求如下：1. 设计一个Cache硬件，包括Cache的大小、块大小、组数、替换策略等参数的设置。
2. 实现Cache的读写操作，包括Cache的读取、写入和替换等操作。
3. 测试Cache的性能，包括Cache的命中率、访问时间等指标。
实验过程1. Cache硬件设计在本次实验中，我们设计了一个4KB大小的Cache，块大小为16B，共有256组。
采用的替换策略是LRU（Least Recently Used，最近最少使用）。
具体的Cache硬件设计如下：（1）Cache的地址结构Cache的地址结构包括标记位、组索引和块内偏移量。
在本次实验中，我们采用了直接映射的Cache结构，因此组索引的位数为8位，块内偏移量的位数为4位。
标记位的位数为16-8-4=4位。
（2）Cache的数据结构Cache的数据结构包括标记位、有效位、块内数据和LRU计数器。
标记位用于存储主存地址的高位，有效位用于表示Cache中的数据是否有效，块内数据用于存储主存地址对应的数据，LRU计数器用于记录Cache中每个块的使用情况。
2. Cache的读写操作Cache的读写操作包括Cache的读取、写入和替换等操作。
具体的操作流程如下：（1）Cache的读取操作当CPU需要读取主存中的数据时，首先会查询Cache中是否存在该数据。
如果存在，则直接从Cache中读取数据；如果不存在，则从主存中读取数据，并将数据存储到Cache中。
计算机组成原理之Cache模拟器的实现
实验一Cache模拟器的实现一.实验目的(1)加深对Cache的基本概念、基本组织结构以及基本工作原理的理解。
(2)掌握Cache容量、相联度、块大小对Cache性能的影响。
(3)掌握降低Cache不命中率的各种方法以及这些方法对提高Cache性能的好处。
(4)理解LRU与随机法的基本思想以及它们对Cache性能的影响。
二、实验内容和步骤1、启动Cachesim2.根据课本上的相关知识，进一步熟悉Cache的概念和工作机制。
Cache概念：高速缓冲存Cache工作机制：大容量主存一般采用DRAM，相对SRAM速度慢，而SRAM速度快，但价格高。
程序和数据具有局限性，即在一个较短的时间内，程序或数据往往集中在很小的存储器地址范围内。
因此，在主存和CPU之间可设置一个速度很快而容量相对较小的存储器，在其中存放CPU当前正在使用以及一个较短的时间内将要使用的程序和数据，这样，可大大加快CPU访问存储器的速度，提高机器的运行效率3、依次输入以下参数：Cache容量、块容量、映射方式、替换策略和写策略。
Cache容量块容量映射方式替换策略写策略8 32 全相联映射先进先出算法写回法（1）Cache容量：启动CacheSim，提示请输入Cache容量，例如1、2、4、8......。
此处选择输入4。
（2）块容量：如下图所示，提示输入块容量，例如1、2、4、8......。
此处选择输入16。
（3）映射方式：如下图所示，提示输入主存储器和高速缓存之间的assoiativity方法（主存地址到Cache地址之间的映射方式），1代表直接映射（固定的映射关系）、2代表组相联映射（直接映射与全相联映射的折中）、3代表全相联映射（灵活性大的映射关系）。
此处选择全相联映射。
（4）替换策略：如下图所示，提示输入替换策略，1代表先进先出（First-In-First-Out,FIFO）算法、2代表近期最少使用（Least Recently Used，LRU）算法、3代表最不经常使用（Least Frequently Used，LFU）、4代表随机法（Random）。
体系结构试验报告(cache存储过程)
体系结构实验报告实验目的通过程序，模拟cache存储过程，并通过控制变量法模拟分析Cache性能实验步骤：我们要通过老师所给程序进行模拟，并通过操作系统试验中老师所给算法生成出project.txt，并通过project.txt里面的数据来模拟程序的局部性等特性。
一、实验结果1、比较关联方式，控制blockSize, CacheSize不变：（1）、Direct_mapped：(2)、Set_associate:(3)、Fully_associate通过上述三个比较可以看出，各种映射有自己的优点。
但是不难看出，增大关联度会减小miss rate，但是增加到一定程度又会有抑制作用。
2.比较Cache大小对于性能的影响。
（1）、Direct_mapped，Cache容量为64时：（2）、Direct_mapped，Cache容量为128时：（3）、Direct_mapped，Cache容量为256时：对比实验结果，不难发现，随着Cache容量的增加，Cache的命中率一直在提升。
分析原因发现，虽然Cache容量大了，但并不等于其预存的内容增多，所以命中率会上升。
3、比较Cache大小对于性能的影响。
（1）、Direct_mapped，关联度为1时：（2）、Direct_mapped，关联度为2时：（3）、Direct_mapped，关联度为4时：（4）、Direct_mapped，关联度为8时：（5）、Direct_mapped，关联度为16时：可以看出，随着关联度的提高，命中率也有所增加。
4、比较block Number对于Cache性能影响。
（1）、Direct_mapped， block number为1时：（2）、Direct_mapped， block number为2时：（1）、Direct_mapped， block number为4时：通过以上三组数据不难看出，当block number增加时，命中率明显增高了。
系统结构实验二报告 多Cache一致性 —— 目录协议
实验二多Cache一致性——目录协议一、实验目的1、加深对多Cache一致性的理解。
2、进一步掌握解决多Cache一致性的目录协议的基本思想。
3、掌握在各种情况下，目录协议是如何工作的。
能给出要进行什么样的操作以及状态的变化情况。
二、实验内容及步骤2.1、模拟器使用方法简介该模拟器模拟4个CPU（A、B、C、D）访存的工作过程。
每个CPU中都有一个Cache，该Cache包含有4个块，其块地址为0-3。
分布式存储器中有32个块，其块地址为0-31。
每个块状态用色块表示，其中灰色为“无效”状态，淡青色为“共享”状态，橘红色为“独占”。
主存中块的状态由其右边的目录项的颜色来表示，未缓冲状态由黄色来表示，其他两种状态同Cache块。
对于每一个CPU都可以指定所要进行的访问是读还是写（从列表中选），并在输入框中输入所要访问的主存块号，然后用鼠标单击在其右边的标有“↓”的按钮，模拟器就将开始演示该访问的工作过程。
2.2、目录协议基本思想（自己补充）2.3、实验步骤对于以下访问序列，写出目录协议所进行的操作。
实验二多Cache一致性——监听协议一、实验目的1、加深对多Cache一致性的理解。
2、进一步掌握解决多Cache一致性的监听协议的基本思想。
3、掌握在各种情况下，监听协议是如何工作的。
能给出要进行什么样的操作以及状态的变化情况。
二、实验内容及步骤2.1、模拟器简介该模拟器模拟4个CPU（A、B、C、D）访存的工作过程。
每个CPU中都有一个Cache，该Cache包含有4个块，其块地址为0-3。
集中共享存储器中有32个块，其块地址为0-31。
每个块状态用色块表示，其中灰色为“无效”状态，淡青色为“共享”状态，橘红色为“独占”。
对于每一个CPU都可以指定所要进行的访问是读还是写（从列表中选），并在输入框中输入所要访问的主存块号，然后用鼠标单击在其右边的标有“↓”的按钮，模拟器就将开始演示该访问的工作过程。
实验五 Cache模拟器
主存由2n个可编址的字组成，每个字有惟一的n位地址。
为了与映射，将主存与缓存都分成若干块，每块内又包含若干个字，小相同(即块内的字数相同)。
这就将主存的地址分成两段:高它主要由 Cache存储体、地址映射变换机构、 Cache替换机构几大模块组成。
①Cache存储体：以块为单位与主存交换信息，为加速 Cache与主存之间的调动，主存大多采用多体结构，且 Cache访存的优先级最高。
②地址映射变换机构：是将CPU送来的主存地址转换为 Cache地址。
由于主存和 Cache的块大小相同，块内地址都是相对于块的起始地址的偏移量(即低位地址相同)，因此地址变换主要是主存的块号(高位地址)与 Cache块号间的转换。
而地址变换又与主存地址以什么样的函数关系映射到 Cache中(称为地址映射)有关，这些内容可详见4.3.2节。
如果转换后的 Cache块已与CPU欲访问的主存块建立了对应关系，即已命中，则CPU可直接访问 Cache存储体。
如果转换后的 Cache块与CPU欲访问的主存块未建立对应关系，即不命中，此刻CPU在访问主存时，不仅将该图中每个主存块只与一个缓存块相对应，映射关系式为：总之，这种方式所需的逻辑电路甚多，成本较高，实际的 Cache还要采用各种措施来减少地处的比较次数。
组相联映射组相联映射是对直接映射和全相联映射的一种折中。
它把 Cache分为每组有R块，并有以下关系：i=ｊ mod Q其中，ｉ为援存的组号，ｊ为主存的块号。
某一主存块按模Q将其映射到缓存的第ｉ组内，如图4.56所示。
组相联映射的主存地址各段与直接映射(参见图4.54)相比，还是有区别的。
图4.54 Cache字块地址字段由c位变为组地址字段q位，且q＝C-r，其中2ｃ表示 Cache的总块数，2ｑ表示 Cache的分组个数，2ｒ表示组内包含的块数。
主存字块标记字段由t 位变为ｓ＝ｔ+r位。
为了便于理解，假设c＝5，q＝4，则r＝c-ｑ＝1。
cache实验报告
cache实验报告《cache实验报告》在计算机科学领域中，cache（缓存）是一种用于存储临时数据的高速存储器，用于加快数据访问速度。
在本次实验中，我们对cache进行了一系列的实验，以探究其对计算机系统性能的影响。
首先，我们设计了一个简单的计算机系统模型，包括CPU、内存和cache。
我们使用了不同大小和结构的cache，并对其进行了性能测试。
通过比较不同cache结构下的数据访问速度和命中率，我们发现了cache大小和关联度对性能的影响。
较大的cache和更高的关联度可以显著提高数据访问速度和命中率，从而提升整个系统的性能。
接着，我们对cache的替换策略进行了实验。
我们比较了最常见的替换策略，如LRU（最近最少使用）、FIFO（先进先出）和随机替换。
通过实验结果，我们发现不同的替换策略会对cache的性能产生显著影响。
在某些情况下，合适的替换策略可以提高cache的命中率，从而提高系统的整体性能。
最后，我们对cache的一致性和一致性维护进行了实验。
我们测试了不同的一致性协议，如MESI（修改、独占、共享、无效）协议和MOESI（修改、独占、共享、无效、所有者）协议。
通过实验，我们发现一致性协议的选择对cache的性能和系统的稳定性有着重要影响。
合适的一致性协议可以有效减少数据访问的冲突和错误，提高系统的可靠性和性能。
综上所述，本次实验对cache进行了全面的性能测试和分析，探究了cache对计算机系统性能的影响。
通过实验结果，我们得出了一些重要结论，为优化计算机系统性能提供了重要的参考和指导。
希望本次实验结果能够对相关领域的研究和应用产生积极的影响。
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计算机体系结构——Cache模拟器实验实验报告姓名崔雪莹学号班级计科1202班老师董岚2015年 06月07日一、阅读分析附件模拟器代码...............................错误!未定义书签。
1、关键参数.......................................错误!未定义书签。
2、关键算法.......................................错误!未定义书签。
二、课后习题.............................................错误!未定义书签。
1、习题内容.......................................错误!未定义书签。
2、题目分析.......................................错误!未定义书签。
3、计算及结果.....................................错误!未定义书签。
4、模拟器上实验结果检验...........................错误!未定义书签。
三、整体分析.............................................错误!未定义书签。
1、三种映射方式对Cache效率的的影响...............错误!未定义书签。
2、block块大小与Cache容量对Cache效率的影响 .....错误!未定义书签。
3、Cache容量与相连度对Cache效率的影响...........错误!未定义书签。
4、三种失效类型影响因素...........................错误!未定义书签。
四、实验思考和感受.......................................错误!未定义书签。
1、关于模拟器的思考...............................错误!未定义书签。
2、关于整个实验的思考.............................错误!未定义书签。
一、阅读分析附件模拟器代码1、关键参数（1）用户可见参数：（用户通过命令行输入参数）（2）程序内部主要参数：（代码内部重要参数）2、关键算法注：这里不粘贴代码，只是进行简单的代码算法说明（1）块地址表示：注：图是我按照自己的想法自己画的，可能有些地方并不准确，望老师指正。
图中以一个例子来解释cache模拟器中block和数据地址的关系，以及和组地址和标志位的关系。
（2）Index与tag：由上面计算：index = blockaddress % NOofset index = 16 % 8 = 2tag = blockaddress / Noofset tag = 16/8 = 2以上例，字地址16为例，写成二进制为0001 0010 B，其中组数为8，又因为2^3=8，所以字地址取后3位为：index = 010 B = 2 ，取前29位为：tag = 0…0010 B = 2 。
所以，算法与理论是一致的。
（3）Valid：有效位。
当通过上述方式寻址找到了数据存放的数据块，接下来判断有效位：有效位为1，说明数据是有效的，可以从block提取数据；有效位为0，说明块里的数据是无效的，所以不能从block提取数据，出现miss，此时判断miss类型，同时需要访问内存或下一级存储，将数据放到cache里。
（4）失效类型及判断方法：判断失效类型，函数misstype（int ba ，int nb ，int l）。
Compulsory miss（强制性失效，冷启动）：当第一次访问某一个块的时候，数据是肯定不在块中的，此时出现强制性失效，或者说是冷启动失效。
Capacity miss（容量失效）：所需的数据不能全部调入cache中，块被替换后又被重新访问，意思就是当所有的块都被占满了，这样又有数据希望被调入缓存时，就出现了容量失效。
Conflict miss（冲突失效）：在组相联或直接映像中，数据想要替换进某一组中，组内的块都被占满了，但是别的组的块有空余，数据只能替换这一组，尽管别的组有空余也不能替换。
这样就出现了冲突失效。
（5）LRU算法实现替换：LRU替换算法是采用最近最久未使用的块，其中Lru[][]数组存放最近多少次未被使用，因为是采用循环访问，当循环访问到这一组时，把这组所有的块的Lru[][]值都加1，如果成功访问到这一块，数据能从其中取出来，就把这一块的Lru[][]值置0，退出循环。
（6）直接映射、组相联映射、全相联映射：直接映射：是特殊的组相联映射，就是相联度为1的组相联映射。
所以采取和组相联一样的程序和算法，当识别该组第一块失效时，直接进行替换，因为有且只有一块。
组相联映射：当识别该组某块失效时，如果块都被占满，要根据Lru[][]值的大小，判断哪一块被替换掉。
全相联映射：从上到下cache块存数据，则从上到下循环即可，遇到失效时，要根据Lru[][]值的大小，判断哪一块被替换掉。
二、课后习题1、习题内容在CacheSimulator模拟器上模拟如下程序的运行过程：int i,j,c stride,array[256]for(i=0;i<10000;i++)for(j=0;j<256;j=j+stride)c = array[j]+5;假设Cache总大小是256个字节，且块大小为16字节（4个字）。
同时假设内存当中只有这一个程序在运行，而且整形数字的长度为一个字长（字长为32位），在直接相连映射下，stribe分别等于132、131时程序的运行结果，并分析原因。
而当采用两路组相连时又会有什么结果并分析原因。
2、题目分析当stribe = 132/131 时，程序相当于循环访问内存偏移地址为0和地址132/131的内容，循环10000次，也就是访问了2000次存储。
结合cache机制，cache大小为256个字节，块大小为16个字节，所以块的个数为256/16 = 16个。
若为2路组相连，则有16/2 = 8组。
当第一次访问块时，一定会发生强制性失效，计一次miss。
3、计算及结果1）直接映像时：stride=132array[0]的块地址为0，映射到cache的块号为0：0 mod 16 = 0array[132]的块地址为132/4 = 33，映射到cache的块号为1：33 mod 16 = 1因为第一次访问cache，0和1一定会发生强制性失效，之后因为调入cache，不会发生失效。
则失效次数为2，则失效率为：2/20000 = %命中次数为19998次，命中率为：19998/20000 = % = 1（近似）失效类型为强制性失效，次数为2。
stride=131array[0]的块地址为0，映射到cache的块号为0：0 modulo 16 = 0array[131]的块地址为131/4 = 32，映射到cache的块号为0：32 modulo 16 = 0因为第一次访问cache，0一定会发生强制性失效，之后cache里块号为0的块不断地被替换写入替换写入，此时发生冲突失效。
则失效次数为20000，则失效率为：20000/20000 = 1 = 100%命中率为0。
失效类型为强制性失效次数1，冲突失效次数为19999。
2）2路组相联：stride=132array[0]的块地址为0，映像到cache的组号为0：0 modulo 8 = 0array[132]的块地址为132/4 = 33，映像到cache组号为1：33 modulo 8 = 1因为第一次访问cache，0和1一定会发生强制性失效，之后因为调入cache，不会发生失效。
则失效次数为2，则失效率为：2/20000 = %命中次数为19998次，命中率为：19998/20000 = % = 1（近似）失效类型为强制性失效，次数为2。
stride=131array[0]的块地址为0，映像到cache组号为：0 modulo 8 = 0array[131]的块地址为131/4 = 32，映像到cache组号为：32 modulo 8 = 0因为第一次访问cache，0和1一定会发生强制性失效，之后因为是2路组相联，array[0]与array[131]都在0组，不会发生失效，则失效次数为2，失效率为：2/20000 = %命中次数为19998次，命中率为：19998/20000 = % = 1（近似）失效类型为强制性失效，次数为2。
4、模拟器上实验结果检验注：因为例题的循环次数为10000，为了便于实验，我将循环次数设置为100，结果参照100的计算，原理是一致的。
因为实际131/132都是字地址，而设置的是字节地址，所以将里值设置为0 和 132*4/131*4 循环100次，设置cache大小为256，block大小为4，可以分别看到直接映射和2路组相连映射的结果为：可以看到实验结果与计算是一致的（因为循环次数100，所以实验结果小数点要后移两位）。
同时对习题1的思考（见后）也证明是正确的。
（1）直接映射：stride = 132 截图（2）直接映射：stride = 131 截图（3）2路组相连：stride = 132 截图（4）2路组相连：stride = 131 截图三、整体分析1、三种映射方式对Cache效率的的影响其他相同条件：block大小为2，组相连相连度为4，为200个0~1000的随机数。
生成图表：此时可以看到：1.直接映射的失效率高，组相连失效率中等，全相连失效率最低2.随着cache容量的增加，失效率越小。
3.当cache容量为1024时，因为数据取值的原因，三种方式失效率相等，说明当cache容量足够大，三种方式失效率是一样的。
2、block块大小与Cache容量对Cache效率的影响其他相同条件：直接映射，相连度为1，为200个0~1000的随机数。
生成图表：此时可以看到：1.对于给定的cache容量如64字节，当块大小增加时，失效率先是下降，后来反而上升了。
2.Cache容量越大，使其失效率达到最低的块的大小就越大。
3.因为取得数据样本是随机的，不是连续的，实验数据并不是十分准确，比如cache容量128时，块大小出现两次失效率3、Cache容量与相连度对Cache效率的影响其他相同条件：组相连，块大小2，为200个0~1000的随机数。
生成图表：此时可以看到：1.提高相连度会使失效率下降。
2.因为取得数据样本是随机的，不是连续的，实验数据并不是十分准确。
3.当容量为1024时，也就是cache一定大时，失效率没什么区别。