数字频率计2015.

例，ispLSI1016在PLD器件的结构
数字频率计
例，XILINX FPGA框架结构
数字频率计
数字频率计
3.2 高密度PLD器件的 I/O单元
IO引脚数：44~560 绝大多数引脚可编程成输入或输出 IO单元包含输入寄存器或输出寄存器 专用输入引脚--电源，编程引脚，时钟和专用信号 三态门，多路选择器，
F'
发生器F
H1
H2/DIN H0/SR
EC
S/R
DIN
F'
G' H'
D SD Q
逻辑函数
G' H'
H'
发生器H
DIN F' G' H'
H' F'
EC RD 1
S/R D SD Q
EC RD 1
• 2组4*1的LUT
YQ
• 2个输出
Y
• 输出宏单元可配置
XQ
• 辅助输入、输出
X
数字频率计
3.3 高密度PLD器件的互连资源PI
数字频率计
数字频率计的PLD设计
PLD 设计基础 频率计方案设计
• PLD 设计基础
可编程逻辑器件 PLD——Programmable Logic Device
数字频率计
PART I 可编程逻辑器件的电路结构 PART II 可编程逻辑器件的开发 PART III VHDL硬件描述语言
1 可编程与阵列与或阵列
• 一次可编程OTP
E2PROM或FrAsh 工艺
• 编程次数有限
SRAM工艺（掉电数据丢失）
• 编程次数不限(LUT)
例，4变量输入1个输出用4*1容量SRAM实现
16*1 SRAM (LUT)
数字频率计
2 低密度PLD器件
2.1低密度PLD器件的结构
**低密度PLD一般指20个以内IO脚的PLD器件**
I/O单元的各种配置
数字频率计
Pin
(a)输入缓冲单元
Pin
DQ
LE I/O时钟
(d)锁存输入单元
Pin
DQ
I/O时钟
(f)寄存器输入单元
Pin (b)输出缓冲单元
Pin
I/O (c)双向I/O单元
(e)输出反向缓冲单元
I/O
Pin
DQ
I/O时钟
(g)带三态使能的输出缓冲单元
(h)带寄存器输入的双向I/O单元
例:用SRAM将4位二进制码转换为格雷码
• Z的4位二进制码当作SRAM的低4位地址输入 • Z的4位格雷码输出对应SRAM的4位数据输出 • Z的真值表存储在SRAM中
B3 B2
A3 4X4 D3
A2
D2
Z3 Z2
B1
A1 SRAM D1
Z1
B0
A0
D0
Z0
1.4 PLD编程工艺
（反）熔丝型工艺（OTP）
• CPLD和FPGA器件结构比较
数字频率计
BLB
BLB
连
BLB
线
BLB
资
···
源
···
BLB ····
··· BLB
BLB ···
BLB
BLB
BLB ····
BLB
BLB
BLB
CPLD基本逻辑块规模比较大 FPGA内部包含触发器远多于CPLD，FPGA更适合设计时序电路 FPGA常采用SRAM工艺，CPLD采用E2PROM工艺
Q 1D
Q C1
1 16
& ≥1 1
Q 1D
Q C1
1 15
&
≥1 1 & ≥1 1
Q 1D
Q C1
Q 1D
Q C1
1 14 1 13
&
≥1 1
Q 1D
Q C1
1 12 1 11
• 17个输入（8个反馈）的与陈列 • 与项最多包含25个变量，共64与项 • 8个输出由8个8输入或项组成
数字频率计
例3：混合型PLD器件GAL16V8的结构 逻辑宏单元OLMC
功能： • 将BLB的输入/输出连接至具体的I/O单元 • 将各BLB局部逻辑功能互连构成复杂数字系统
指标： • 各BLB之间的连通性 • 连线延时尽量短
数字频率计
例，LATTICE输出互连资源
数字频率计
输入电路：缓冲和反相器
输出电路：
• 三态输出 • 寄存器输出 • 宏模块输出
例1：组合型PLD器件PAL10H的结构
数字频率计
1
&
≥1
1
19
2
1
1
&
≥1
1 18
3
1
1
&
≥1
1 17
4
1
1
&
≥1
1 16
5
1
1
&
≥1
1 15
6
1
1
7 1
&
≥1
1 14
1
&
≥1
1 13
8
1
1
&
• 16个输入（8个反馈）组成与陈列
1.2可编程与或阵列
例1：Z1 A C A B C, Z2 A B C
总共2个与项 P1 AC, P2 A B C • 需设计2个与门
总共2个输出 Z1 P1 P2, Z2 P2 • 需设计2个或门
数字频率计
数字频率计
1.3逻辑函数Z的LUT（Look Up Table）实现
例，GLB——LATTICE通用逻辑阵列块
数字频率计
• 18个输入的与陈列 • 20个与项 • 4个输出可配置的宏单元
例，XC4000E可配置逻辑块CLB
数字频率计
C4..C1 CO Cindown
G4
G3 G2
G1
快速进位
逻辑函数
G'
发生器G
逻辑电路
F4 F3来自百度文库
F2
F1
CLK
Cinup CO
逻辑函数
• 17个输入（8个反馈）的与陈列 • 与项最多包含25个变量，共64与项 • 8个输出由8个8输入宏模块组成
数字频率计
3 高密度可编程逻辑器件
3.1 高密度可编程逻辑器件的框架
输入输出单元 基本逻辑功能块 互连资源 其它资源
• 边界扫描电路 • PLL锁相环电路 • 硬件乘法器 • ………….
数字频率计
1.1 逻辑函数Z的门电路综合
例1：已知一位半加器的输出为
Si AiBi Ai Bi，Ci AiBi
• 实现方法1：用二输入端异或门和二输入端与门
• 实现方法2：用二输入端与非门 Si Ai AiBi Bi AiBi，Ci AiBi • 实现方法3：用二输入端或非门 Si Ai Bi Ai Bi，Ci Ai Bi
≥1
1 12
9
1
1
11
• 与项最多包含24个变量，共64与项
• 8个输出由8个8输入或项组成
例2：时序型PLD器件PAL16R8的结构
数字频率计
1
1
2
1
3
1
4
1
5
1
6
1
7
1
8
1
9
1
& ≥1 1
Q 1D
Q C1
& ≥1 1
Q 1D
Q C1
& ≥1 1
Q 1D
Q C1
1 19 1 18 1 17
&
≥1 1
数字频率计
3.2 高密度PLD器件的基本逻辑单元BLB
BLB器件内部实现逻辑功能最小单位 • GLB——LATTICE通用逻辑阵列块 • LE ——ALTERA逻辑元素 • CLB ——XILINX可配置逻辑块
BLB规模或粒度粗细 • 规模大，设计方便，器件资源利用率不易控制 • 规模小，设计灵活资源利用率高，单元间互连复杂