基于FPGA的八位加法器

合集下载

8位串行全加器设计

8位串行全加器设计一．实验目的1．掌握ISE开发工具的使用，掌握FPGA开发的基本步骤；2．掌握8位串行全加器电路设计的一般办法；3．掌握程序下载的办法；4．初步了解开发板资源，掌握开发板的使用方法，重点掌握按键，开关，LCD,LED的使用方法。

二．实验内容1．用VHDL实现8位串行全加器8位串行全加器顶层模块电路如下图所示。

图 8位串行全加器顶层模块其中a_in，b_in：数据输入，使用板上开关（S0~S15）；sum_out:运算结果输出，使用LED显示运算结果。

2．将程序下载到FPGA并进行检验资源使用要求用开关（S0~S15）输入加数，被加数。

用 LED（D8~D15）显示运算结果。

三．实验步骤1．启动ISE,新建工程文件；2．编写8位串行全加器模块Hadder，其原理图如上图所示。

3．编写完加法器模块之后，在顶层文件上实现映射；4．新建UCF文件，输入位置约束；5．完成综合，实现，生成下载文件；6．连接开发板USB下载线，开启开发板电源；7．下载FPGA;8．输入数据，验证结果。

四．关键代码entity add_one isPort ( a_in : in STD_LOGIC;b_in : in STD_LOGIC;cin : in STD_LOGIC;si : out STD_LOGIC;cout : out STD_LOGIC);end add_one;architecture Behavioral of add_one isbeginsi<=(a_in xor b_in)xor cin;cout<=(a_in and b_in)or(cin and a_in)or(cin and b_in); end Behavioral;-- 一位加entity add_eight isPort ( a : in STD_LOGIC_VECTOR (7 downto 0);b : in STD_LOGIC_VECTOR (7 downto 0);sum : out STD_LOGIC_VECTOR (7 downto 0);c_out :out STD_LOGIC);end add_eight;architecture Behavioral of add_eight is component add_oneport( a_in,b_in,cin:in STD_LOGIC;si,cout:out STD_LOGIC);end component;signal c: STD_LOGIC_VECTOR (7 downto 0);signal c_in:STD_LOGIC:='0';beginu0: add_one port map(a(0),b(0),c_in,sum(0),c(0)); u1: add_one port map(a(1),b(1),c(0),sum(1),c(1)); u2: add_one port map(a(2),b(2),c(1),sum(2),c(2)); u3: add_one port map(a(3),b(3),c(2),sum(3),c(3)); u4: add_one port map(a(4),b(4),c(3),sum(4),c(4)); u5: add_one port map(a(5),b(5),c(4),sum(5),c(5)); u6: add_one port map(a(6),b(6),c(5),sum(6),c(6)); u7: add_one port map(a(7),b(7),c(6),sum(7),c_out); end Behavioral;--八位加。

基于FPGA的8位移位相加型硬件乘法器的设计

基于FPGA的8位移位相加型硬件乘法器的设计作者：张建妮来源：《智能计算机与应用》2014年第04期摘要：乘法器是数字信号处理中非常重要的模块。

本文首先介绍了硬件乘法器的原理，在此基础上提出了硬件乘法器的设计方法，最后再利用EDA技术，在FPGA开发平台上，通过VHDL编程和图形输入对其进行了实现，具有实用性强、性价比高、可操作性强等优点。

关键词：硬件乘法器；加法器； VHDL中图分类号：TP2 文献标识码：A文章编号：2095-2163（2014）04-0087-04Abstract：Multiplier is very important in digital signal processing module. In this paper， the principle of the hardware multiplier is introduced at first. Based on it， a design method is put forward.Finally ， using EDA technology，the hardware -multiplier is implemented through VHDL programming combining with the input mode of schematic diagram on the FPGA development platform. The design has strong practicability ，high cost-effective， strong operability， etc.Key words：Hardware-Multiplier； Adder； VHDL0引言在数字信号处理中，经常会遇到卷积、数字滤波、FFT等运算，而在这些运算中则存在大量类似ΣA（k）B（n-k）的算法过程。

因此，乘法器是数字信号处理中必不可少的一个模块。

8位全加器的设计

二、实验原理：一个8位全加器可以由2个4位全加器构成，加法器间的进位可以用串行方式实现，即将低位加法器的进位输出与相临的高位加法器的低进位输入信号相接。

4位全加器采用VHDL语言输入方式进行设计，将设计的4位全加器变成一个元件符号，在8位全加器的设计中进行调用。

三、实验内容和步骤：1. 采用VHDL语言输入方式设计4位全加器（1）打开QuartusII，执行File|New，在New窗口中的Device Design Files 中选择VHDL Files，然后在VHDL文本编译窗中输入程序。

执行File|Save As，找到已设立的文件夹，存盘文件名应该与实体名一致。

（2）将设计项目设置成可调用的元件选择File→create/update→create symbol Files for current file命令，将转换好的元件存在当前工程的路径文件夹中。

2.采用原理图输入方式设计8位全加器（1）打开QuartusII，执行File|New，选择block diagram/schematic file，在原理图编辑窗口中连接好8位全加器电路图（注意元件的调用），存盘。

（2）创建工程：执行File|New Project Wizard，选择目标芯片。

（3）编译：执行Processing|Start Compilation命令，进行编译。

（4）引脚锁定：在菜单Assignments中选Assignments Editor按钮，先单击右上方的Pin，再双击下方最左栏的“New”选项，弹出信号名栏，锁定所有引脚，进行编译，存盘。

选择编程模式1，键2、键1输入8位加数，键4、键3输入8位被加数，键8输入进位cin，数码管6/5显示和，D8显示进位cout。

5. 编程下载及验证：执行Tool|Programmer命令，选择program/config；执行start，进行验证，记录结果。

4位全加器的参考源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder4b ISPORT(cin:IN STD_LOGIC;a,b:IN STD_LOGIC_VECTOR(3 DOWNTO 0);s:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);cout:OUT STD_LOGIC);END ENTITY adder4b;ARCHITECTURE art OF adder4b ISSIGNAL sint,aa,bb:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINaa<='0'&a;bb<='0'&b;sint<=aa+bb+cin;s<=sint(3 downto 0);cout<=sint(4);END art;触发器功能的模拟实现三、实验内容：基本RS触发器、同步RS触发器、集成JK触发器和D触发器同时集成在一个芯片上，实现的原理图如下：输入信号Sd、Rd对应的管脚接按键开关，CLK1、CLK2接时钟源（频率<5Hz）；J，K，D，R，S对应的管脚分别接拨码开关；输出信号QRS，NQRS，QRSC，NQRSC，QJK，NQJK，QD，NQD对应管脚分别接LED灯。

基于FPGA的八位RISCCPU的设计

基于FPGA的八位RISCCPU的设计1.引言处理器是计算机系统的核心组件之一，其功能是执行指令并管理计算机系统的各个组件。

在当前的计算机系统中，大多数都是基于复杂指令集计算机（CISC）的架构，如x86架构。

然而，RISC（精简指令集计算机）的设计思想也得到了广泛的应用，如ARM架构。

本文将基于FPGA设计一款八位RISCCPU。

2.基本设计思路本文设计的八位RISCCPU采用精简指令集，并通过FPGA实现。

其核心思路如下：使用八位数据总线，并采用八位字长的存储单元，实现基本的运算和控制功能。

为了降低设计复杂度，我们选择了一个简化的指令集，并在指令编码中使用了少量的位数。

3.CPU结构设计我们的八位RISCCPU主要由以下几个模块组成：- 指令存储器（Instruction Memory）- 数据存储器（Data Memory）- 控制单元（Control Unit）-运算单元（ALU）- 寄存器堆（Register File）- 输入输出接口（I/O Interface）3.1 指令存储器（Instruction Memory）指令存储器是存储CPU指令的组件。

我们将其设计成一个ROM模块，根据指令的地址来读取相应的指令，并将其发送到控制单元。

3.2 数据存储器（Data Memory）数据存储器是用于存储CPU运算的数据的组件。

我们将其设计成一个RAM模块，可以根据地址读写数据。

3.3 控制单元（Control Unit）控制单元是CPU的核心组件，负责控制其他组件的工作以完成指令的执行。

它解析指令，并发出相应的控制信号给其他组件。

3.4运算单元（ALU）运算单元是负责执行各种运算操作的组件。

它可以执行加法、减法、逻辑运算等操作，并将结果返回给寄存器堆。

3.5 寄存器堆（Register File）寄存器堆是用于存储中间结果和临时数据的组件。

我们将其设计成一个包含若干个八位寄存器的模块，可以读写数据。

FPGA实验报告8位计数器—徐艺萍

FPGA实验报告8位计数器—徐艺萍实验三8位计数器试验一、实验原理所做8位计数器，有1个时钟输入端，1个同步清0端，输出为8位并行输出，每来1个时钟脉冲，所输出的八位二进制数加1，当由00000000计数到时，计数器返回到00000000重新开始计数。

其代码如下：module counter8(out,reset,clk);output[7:0] out;(可以不写吗)input reset,clk;reg[7:0] out;always @(posedge clk)beginif (reset) out<=0; 熟悉开发环境，掌握工程的生成方法；2. 熟悉SEED-XDTK XUPV2Pro实验环境；3. 了解Verilog HDL语言在FPGA中的使用；4. 通过掌握8位计数器的Verilog HDL设计，了解数字电路的设计。

三、实验内容1.用Verilog HDL语言设计8位计数器，进行功能仿真验证。

2.使用chipscope-Pro生成 ILA/ICON核，在线观测调试。

四、实验准备1. 将USB下载电缆与计算机及XUPV2Pro板的J8连接好；2. 将RS232串口线一端与计算机连接好，另一端与板卡的J11相连接；3. 启动计算机，当计算机启动后，将XUPV2Pro板的电源开关SW11打开到ON 上。

观察 XUPV2Pro板上的＋，＋，＋的电源指示灯是否均亮。

若有不亮的，请断开电源，检查电源。

五、实验步骤1．创建工程及设计输入⑴在E：\project\目录下，新建名为counter8的新工程；器件族类型（Device Family）选择“Virtex2P”，器件型号（Device）选“XC2VP30 ff896 -7”，综合工具（Synthesis Tool）选“XST (VHDL/Verilog)”，仿真器（Simulator）选“ISE Simulator”⑵设计输入2．功能仿真⑴在sources窗口sources for中选择Behavioral Simulation。

8位超前进位加法器

【verilog】8位超前进位加法器2010-12-22 21:16这是我的32位超前进位加法器的一部分。

其中的一个模块，一个8位的超前进位加法器。

我的32位的超前进位加法器是将4个模块再进行超前进位加法实现的。

也就是second level carry-lookahead adder:以下的代码就是上面的block0到block3。

代码：//Written by alexyangfox#module eight_bit_unit(A,B,c0,G_level,PG_level,carry,sum);input [7:0] A; //加数Ainput [7:0] B; //加数Binput c0; //输入的进位c0 （Carry 0）output [7:0] sum; //输出和output G_level,PG_level,carry; //产生的极间PG（propagate）和G(generate)//因为我这里想要的是做2级超前进位加法器//一个32位的超前进位加法器由4个八位的超前进位加法器组成//然后四个加法器又被当作独立的模块，四个加法器再超前进位一次形成第二级wirepg0,pg1,pg2,pg3,pg4,pg5,pg6,pg7,g0,g1,g2,g3,g4,g5,g6,g7,c0,c1,c2,c3,c4,c5,c6,c7,c8;wire G_level,PG_level,carry;//全部 PG的计算（propagate）//有的人将PG定义为： PG=A + B//而我在此处使用通常定义： PG = A xor B//由于有这样的关系 A + B = (A xor B) + AB//但是AB已经在Gernerate中：C_n=Generator_(n-1) + Propagate_(n-1)*C_(n-1)//PG 和 G只是用来计算进位数的，所以使用哪种PG的定义并没有影响//在实际电路中，若使用PG=A+B的方案，还可以减少晶体管的使用//well,sth interesting ：XOR is not "exclusive or" (nor),it's //"exclusive disjunction or"assign pg0=A[0]^B[0];assign pg1=A[1]^B[1];assign pg2=A[2]^B[2];assign pg3=A[3]^B[3];assign pg4=A[4]^B[4];assign pg5=A[5]^B[5];assign pg6=A[6]^B[6];assign pg7=A[7]^B[7];//计算所有的 Generate (G)assign g0=A[0] & B[0];assign g1=A[1] & B[1];assign g2=A[2] & B[2];assign g3=A[3] & B[3];assign g4=A[4] & B[4];assign g5=A[5] & B[5];assign g6=A[6] & B[6];assign g7=A[7] & B[7];//进位产生器//公式：C_n=Generator_(n-1) + Propagate_(n-1)*C_(n-1)//c1=g0 + pg0*c0assign c1=g0|( pg0 & c0);//c2=g1+ pg1*g0 + pg1*pg0*c0assign c2=g1|( pg1 & g0)|( pg1 & pg0 & c0);//c3=g2+ pg2*g1+ pg2*pg1*g0 + pg2*pg1*pg0*c0assign c3=g2|( pg2 & g1)|( pg2 & pg1 & g0)|( pg2 & pg1 & pg0 & c0);//c4= g3 + pg3*g2+ pg3*pg2*g1+ pg3*pg2*pg1*g0// + pg3*pg2*pg1*pg0*c0assign c4=g3|(pg3 & g2)|(pg3 & pg2 & g1)|( pg3 & pg2 & pg1 & g0)|(pg3 & pg2 & pg1 & pg0 & c0);//c5= g4 + pg4*g3 + pg4*pg3*g2+ pg4*pg3*pg2*g1// + pg4*pg3*pg2*pg1*g0 + pg4*pg3*pg2*pg1*pg0*c0assign c5=g4|( pg4 & g3)|( pg4 & pg3 & g2)|( pg4 & pg3 & pg2 & g1)|( pg4& pg3 & pg2 & pg1 & g0)|( pg4 & pg3 & pg2 & pg1 & pg0 & c0);//c6=g5 + pg5*g4 + pg5*pg4*g3 + pg5*pg4*pg3*g2// + pg5*pg4*pg3*pg2*g1 + pg5*pg4*pg3*pg2*pg1*g0// + pg5*pg4*pg3*pg2*pg1*pg0*c0assign c6=g5|( pg5 & g4)|( pg5 & pg4 & g3)|( pg5 & pg4 & pg3 & g2)|( pg5 & pg4 & pg3 & pg2 & g1)|( pg5 & pg4 & pg3 & pg2 & pg1 & g0)|( pg5 & pg4 & pg3 & pg2 & pg1 & pg0 & c0);//c7=g6 + pg6*g5 + pg6*pg5*g4 + pg6*pg5*pg4*g3 + pg6*pg5*pg4*pg3*g2// + pg6*pg5*pg4*pg3*pg2*g1 + pg6*pg5*pg4*pg3*pg2*pg1*g0// + pg6*pg5*pg4*pg3*pg2*pg1*pg0*c0assign c7=g6|( pg6 & g5)|( pg6 & pg5 & g4)|( pg6 & pg5 & pg4 & g3)|( pg6 & pg5 & pg4 & pg3 & g2)|( pg6 & pg5 & pg4 & pg3 & pg2 & g1)|( pg6 & pg5 & pg4 & pg3 & pg2 & pg1 & g0)|( pg6 & pg5 & pg4 & pg3 & pg2 & pg1 & pg0 & c0);//c8=g7 + pg7*g6 + pg7*pg6*g5 + pg7*pg6*pg5*g4 + pg7*pg6*pg5*pg4*g3 +pg7*pg6*pg5*pg4*pg3*g2// + pg7*pg6*pg5*pg4*pg3*pg2*g1 + pg7*pg6*pg5*pg4*pg3*pg2*pg1*g0//+ pg7*pg6*pg5*pg4*pg3*pg2*pg1*pg0*c0assign c8=g7|(pg7 & g6)|(pg7 & pg6 & g5)|(pg7 & pg6 & pg5 & g4)|(pg7 & pg6 & pg5 & pg4 & g3)|(pg7 & pg6 & pg5 & pg4 & pg3 & g2)|(pg7 & pg6 & pg5 & pg4 & pg3 & pg2 & g1)|(pg7 & pg6 & pg5 & pg4 & pg3 & pg2 & pg1 & g0)|(pg7 & pg6 & pg5 & pg4 & pg3 & pg2 & pg1 & pg0 & c0);//这句写成：c8=G_level|(pg7 & pg6 & pg5 & pg4 & pg3 & pg2 & pg1 & pg0 & c0);会减少器件使用，但是会增加延迟？//极间超前进位信号G_level和PG_level的产生//Actually I am building a two_level carry look ahead adder.//回顾上面C8的计算公式，将它拆解成两部分：//C8=G_level + C0*PG_level//于是，我们很容易得到这个://G_level=item0+item1+...+item7//PG_level=pg7*pg6*pg5*pg4*pg3*pg2*pg1*pg0assign PG_level=pg7 & pg6 & pg5 & pg4 & pg3 & pg2 & pg1 & pg0;assign G_level=g7|(pg7 & g6)|(pg7 & pg6 & g5)|(pg7 & pg6 & pg5 & g4)|(pg7 & pg6 & pg5 & pg4 & g3)|(pg7 & pg6 & pg5 & pg4 & pg3 & g2)|(pg7 & pg6 & pg5 & pg4 & pg3 & pg2 & g1)|(pg7 & pg6 & pg5 & pg4 & pg3 & pg2 & pg1 & g0);//the parts above explains the term "Carry look_ahead"//计算输出结果//两个异或门（Xor GAtes）assign sum[0]=A[0] ^ B[0] ^ c0;assign sum[1]=A[1] ^ B[1] ^ c1;assign sum[2]=A[2] ^ B[2] ^ c2;assign sum[3]=A[3] ^ B[3] ^ c3;assign sum[4]=A[4] ^ B[4] ^ c4;assign sum[5]=A[5] ^ B[5] ^ c5;assign sum[6]=A[6] ^ B[6] ^ c6;assign sum[7]=A[7] ^ B[7] ^ c7;assign carry=c8;endmodule。

FPGA八位加法器

FPGA 实验报告（信息科学与工程学院）实验名称：流水线设计技巧设计加法器专业：通信071学生姓名：喻明富学号：07437126 2010 ~2010学年第一学期第一次试验实验日期：10月30号指导教师：刘威成绩：审阅教师：信息科学与工程学院电子与信息技术实验中心教务处一、实验目的1、理解流水线设计技巧的原理；2、通过比较普通加法器和流水线加法器的性能验证后者的优越性。

二、实验要求1、用《EDA技术》课程所学方法设计一个8位加法器；2、用流水线技巧设计一个2级流水线的8位加法器；3、比较普通加法器和流水线加法器的性能。

三、实验原理1、设计一个普通加法器，用8个一位加法器级联，组成行波进位式加法器；图1-1 行波进位式加法器为了方便进行时间分析，需要在输入和输出端分别加上寄存器。

输入端（图1-2）图1-2 输入端所加的寄存器输出端（图1-3）图1-3 输出端所加的寄存器处理后可进行delay time分析、setup/hold time分析和频率分析。

2、流水线设计方法流水线设计就是将一个时延比较大的复杂的组合逻辑系统地分割，在各个部分（分级）之间插入寄存器以暂存中间数据的方法。

目的是将一个大操作分解成若干的小操作，每一步小操作的耗时较小，各小操作能并行执行，所以数据可以像流水线一样轮流进入每一步小操作进行处理，这样整体地来看系统，数据可以更快地进入和流出系统，所以能提高数据吞吐率（提高处理速度）。

这样的流水线的速率取决于每一步小操作所耗费的时间。

由于采用同步寄存器分割组合逻辑，只要每个组合逻辑的时延小于寄存器的时钟周期，那么系统的频率取决于系统的时钟频率。

流水线处理是高速设计中的一个常用设计手段。

如果某个设计的处理流程分为若干步骤，而且整个数据处理是“单流向”的，即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以考虑采用流水线设计方法来提高系统的工作频率。

例如，利用FPGA设计8位加法器时，考虑到：1>FPGA每个逻辑单元规模小，一般为4输入LUT，如果加法器位数大于4bit，则会受到LUT容量限制。

基于FPGA的8位加法器原理图和文本设计法

END ad de r s ;
A R C H IT E C T U R E S O F a dd e r 8 IS
S IG N A IJ S I N T : IN T E GE R R A N G E O
科技资讯 SCI〔 NC〔 & 1 〔 NOLOGY IN「日 - ION - C日 0 MAI
A LL ; EN T IT Y a d d er 8 IS
当在库中找不到库元件时，用VHDL等硬件描述语言的文本输入法将是最好的选择，当然还有很多时候，我们用到原理图和文本输入法结
合来设计电路。
Ol ; T PORT(CIN :IN 5 2
INTEGER RANGE O
参考文献
【华成英.数字电子技术基础. 高等教育出版 ] 1 社， 1998. 1 江国强. EDA 技术与应用. 北京: 电子工 ] 2 业出版社，， 2004 8. 仁谭会生. EDA 技术综合应用实例与分析. ] 3 西安: 西安电子科技大学出版社， 2004 .
出不同的选择，当库中提供了库元件的话，为了显示的直观，我们可以采用原理图输入法;
2 原理图输入方式
原理图输入，这是一种最直接的设计输入方式，它使用软件系统提供的器件库及各种符号和连线画出设计电路的原理图，形成图形输人文件。这种方式大多用在设计者对系统及各部分电路很熟悉或系统对设计特性要求较高的场合。优点是容易实现仿真，便于信号的观察和电路的调整。由于MAX+PLUS l软件的宏函数库种有 l 8 位加法器的元件，这样我们只要调用出这个 s f a d d 元件，再加上输入、输出即可。整体设计如图 1 。图 1 中， a[7二0]和b[7二0]是两个8 位的二

8位串行进位加法器讲解学习

8位串行进位加法器实验报告一、实验目的使对quartus II的使用进行初步的了解，对于一些芯片的组合应用更加掌握。

二、实验内容设计8位串行进位加法器用半加器设计一个全加器元件，然后根据图4-38，在顶层设计中用8个1位全加器构成8位串行进位加法器。

给出时序仿真波形并说明之、引脚锁定编译、编程下载于FPGA中进行硬件测试。

完成实践报告。

三、实验步骤及各步结果1、分析8位串行全加器的层次结构2、半加器3、一位全加器4、8位全加器//8-bit adder//half addermodule halfadder(S,C,A,B);input A,B;output S,C;xor(S,A,B);and(C,A,B);endmodule//1-bit full addermodule fulladder(S,CO,A,B,CI);input A,B,CI;output S,CO;wire S1,D1,D2;halfadder HA1(S1,D1,A,B);halfadder HA2(S,D2,S1,CI);or g1(CO,D2,D1);endmodule//8-bit full addermodule _8bit_adder(S,C7,A,B,C_1);input[7:0]A,B;input C_1;output [7:0]S;output C7;wire C0,C1,C2,C3,C4,C5,C6,C7;fulladder FA0(S[0],C0,A[0],B[0],C_1),FA1(S[1],C1,A[1],B[1],C0),FA2(S[2],C2,A[2],B[2],C1),FA3(S[3],C3,A[3],B[3],C2),FA4(S[4],C4,A[4],B[4],C3),FA5(S[5],C5,A[5],B[5],C4),FA6(S[6],C6,A[6],B[6],C5),FA7(S[7],C7,A[7],B[7],C6); endmodule5、软件使用（1）、新建一个工程，工程名为_8bit_adder(2)、新建一个Verilog HDL File文件并写入程序代码（3）、对写完的代码进行编译，发现没有错误（4）、新建一个波形文件（5）、新建（6）、插入程序后双击输入数值进行数据的输入（7）、输入相应的值（8）、仿真出来的结果（9）、按时序给输入端输入不同的数据（10）、继续仿真，波形如图（11）、时序仿真（12）、放大后这里出现了冒险竞争。

EDA实验报告1_8位全加器

EDA技术与应用实验报告姓名学号专业年级电子信息工程实验题目八位全加器设计实验目的1.熟悉QuartuaⅡ的文本和原理图输入方法设计简单组合电路2.通过8位全加器的设计掌握层次化设计的方法3.学会对实验板上的FPGA/CPLD开发系统硬件电路的编程下载及测试实验原理1.由文本输入利用元件例化语句或者原理图输入封装元件的方式，层次化设计1位全加器2.用原理图输入方法，由1位全加器通过低位进位输出cout与高位进位输入cin以串行方式相连接，构成8位全加器实验内容实验一：用原理图输入法设计8位全加器1.原理图输入完成半加器和1位全加器的设计，并封装入库2.层次化设计，建立顶层文件，由1位全加器构成8位全加器3.每一层次均需进行编译、综合、适配、仿真及实验板上硬件测试实验二：用文本输入法设计8位全加器1. VHDL文本输入完成半加器和一位全加器的设计2. 用元件例化语句由1位全加器设计一个8位全加器3.每一层次均需进行编译、综合、适配、仿真及实验板上硬件测试实验步骤实验一1.设计1位全加器<1>完成对半加器的设计（详见P117），编译、仿真、生成可调用元件h_adder.bsf;<2>完成对1位全加器的设计（详见P118），编译、仿真与下载，生成可调用原件f_adder.bsf;2.利用1位全加器进行8位全加器的设计<1>新建文件夹adder_8bit，作为顶层文件的目录，将底层文件h_adder.bdf、f_adder.bdf拷贝到此目录下。

新建一个初始原理图adder_8bit.bdf,并为其创建project,将三个设计文件加入工程。

<2>在原理图编辑窗口，调入元件f_adder.bsf，连接线路，对引脚命名，完成对8位全加器的设计。

<3>选择芯片EP1K100QC208-3，引脚锁定并再次编译，编程下载，分析实验结果。

实验二1.设计1位全加器<1>分别新建子文件夹，用来保存底层文件或门or2a.VHDL、半加器h_adder.VHDL的设计,并分别建立相应的project，进行编译、综合、适配、仿真，确保无error（详见P72）。

verilog8位全加器实验报告

Verilog实验报告基于封装设计思想实现8位全加器小组成员：实验时间：2010年5月 16日实验报告---基于封装设计思想实现8位全加器实验时间：2010年5月16日小组成员：一、实验目的1)在掌握QuartusII软件环境和全加器原理的基础上，重点学习Verilog封装的设计方法。

2)进一步巩固文本和图形法结合的设计方法。

二．实验仪器1．PC机2. 数字系统设计实验开发板三．实验学时：3学时四．实验原理：全加器的原理设计.五．实验步骤1）熟悉quartusII的使用a)打开开发环境，如错误！未找到引用源。

2）原理图输入法:八个一位加法器连接成的一个八位加法器原理图图表：3）仿真波形：4）封装后的八位加法器：5）程序代码：module yy1(x,y,sum,c1,c2);input x;input y;input c1;output sum;output c2;assign{c2,sum}=x+y+c1;endmodule六．问题回答：assign 用于描述组合逻辑，always(敏感事件列表) 用于描述时序逻辑。

所有的assign 和 always 块都是并行发生的。

并行块、顺序块，将要并行执行的语句写在fork//语句并行执行join将要顺序执行的语句写在begin//语句顺序执行end并行块和顺序块都可以写在initial 或 always@ 之后，也就是说写在块中的语句是时序逻辑的对assign之后不能加块，实现组合逻辑只能用逐句的使用assign 组合逻辑如果不考虑门的延时的话当然可以理解为瞬时执行的，因此没有并行和顺序之分，并行和顺序是针对时序逻辑来说的。

值得注意的是所有的时序块都是并行执行的。

initial块只在信号进入模块后执行1次而always块是由敏感事件作为中断来触发执行的。

七．实验总结：经过这次实验，我们复习了一些Verilog的基本知识，并且熟习了一些封装等的操作，为以后的实验打下基础。

8位全加器-FPGA

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity counter8 isport(clk,key1,key2,key3,key4,key5:in std_logic;cout,sum:out std_logic_vector(7 downto 0);dig,seg:out std_logic_vector(7 downto 0));end counter8;architecture behave of counter8 issignal keyin:std_logic_vector(15 downto 0);signal datas:std_logic_vector(15 downto 0);signal storer:std_logic_vector(31 downto 0);begincount1:process(key1,key2,key3,key4,key5)beginif(key1='1') thenkeyin(15 downto 12)<=keyin(15 downto 12)+1;end if;if(key2='1') thenkeyin(11 downto 8)<=keyin(11 downto 8)+1;end if;if(key3='1') thenkeyin(7 downto 4)<=keyin(7 downto 4)+1;end if;if(key4='1') thenkeyin(3 downto 0)<=keyin(3 downto 0)+1;end if;if(key5='1') thendatas(15 downto 12)<=datas(15 downto 12)+1;end if;end process count1;count2:process(keyin,datas)beginif(datas(3 downto 0)>="1010")thendatas(3 downto 0)<=datas(3 downto 0)-"1010";datas(7 downto 4)<=datas(7 downto 4)+1;end if;if(datas(7 downto 4)>="1010")thendatas(7 downto 4)<=datas(7 downto 4)-"1010";datas(11 downto 8)<=datas(11 downto 8)+1;end if;datas(3 downto 0)<=keyin(11 downto 8)+keyin(3 downto 0);datas(7 downto 4)<=keyin(15 downto 12)+keyin(7 downto 4); cout<=datas(15 downto 8);sum<=datas(7 downto 0);end process count2;decoder_dig:process(clk)variable i:integer range 0 to 8;beginif(clk'event and clk='1') thenif(i>7)then i:=0;else i:=i+1;case i iswhen 1 =>dig<="01111111";when 2 =>dig<="10111111";when 3 =>dig<="11011111";when 4 =>dig<="11101111";when 5 =>dig<="11110111";when 6 =>dig<="11111011";when 7 =>dig<="11111101";when 8 =>dig<="11111110";when others=>null;end case;end if;end if;end process decoder_dig;decoder_seg:process(clk)beginstorer(15 downto 0)<=keyin;storer(31 downto 16)<=datas;for n in 0 to 7 loopcase storer(n*4+3 downto n*4 )iswhen"0000"=>seg<="11000000";when"0001"=>seg<="11111001";when"0010"=>seg<="10100100";when"0011"=>seg<="10110000";when"0100"=>seg<="10011001";when"0101"=>seg<="10010010";when"0110"=>seg<="10000010";when"0111"=>seg<="11111000";when"1000"=>seg<="10000000";when"1001"=>seg<="10010000";when others=>null;end case;end loop;end process decoder_seg;end behave;。

FPGA 8位全加器的原理图设计

3-8. 在QuartusII中用原理图输入法设计8位全加器1、实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。

2、实验原理：先由一个半加器构成一个全加器，8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin 相接。

3、实验内容及过程：在D盘下建立一个新的文件夹为ADDER8。

本设计的思路是先设计1个1位半加器，因此建立新建文件夹D:/ ADDER8/h_adder；要利用1位的半加器构造1位的全加器，因此建立新建文件夹D:/ADDER8/f_adder；要利用1位的全加器构造8位的全加器，因此建立新建文件夹D:/ADDER8/adder8；(1)、用原理图输入法构造1位半加器打开QuartusII软件，选择菜单File-New，在弹出的New对话框中选择原理图文件编辑输入项Block Diagram/Schematic File（如图4-1所示），按ok按钮后将打开原理图编辑窗口。

(2)建立一个初始原理图。

在编辑窗口中的任何一个位置上右击鼠标，选择输入原件项Insert-Symbol，或者直接双击原理图编辑窗口，于是将弹出如图4-2所示原件对话框。

在坐下的Name栏键入输入引脚符号input。

然后单击ok按钮。

即可将元件调入原理图编辑窗口。

图4-1 图4-2（3）原理图文件存盘。

选择菜单File-Save As，将此原理图文件存于刚才建立的目录D:/ ADDER8/h_adder 中，取文件名为：h_adder.bdf。

然后将h_adder.bdf设定为工程，创建工程。

（4）绘制半加器原理图。

在工程管理窗口，双击工程名，再次进入原理图编辑窗。

双击原理图任何位置，再次弹出4-2的对话框。

实验一 8位全加器

实验一：8位全加器请大家先学习实验一附 Quartus II开发环境简介.doc文件，对照着完成本次实验。

实验步骤1、熟悉QUARTUSⅡ集成开发环境；2、熟悉GW48-PK2型FPGA实验箱；3、编写8位全加器的Verilog HDL源代码；4、完成计算机模拟功能仿真；5、下载到Altera ACEXEP1K30中，使用实验箱完成硬件验证；6、完成实验报告实验要求8位全加器输入：Clk,Rst_,In1,In2,Cin输出：Cout,Sum首先在实验箱左下角有个按钮模式选择，选择到模式1，红色的七段译码器会显示你所选择的模式。

下载到实验箱的时候需要查阅白皮书，首先请查阅第129页找到各实验电路结构图特点和适用范围简述：我们实验时使用结构图NO.1来实现加法器设计，结构图NO.1见白皮书P133页附图3。

关于引脚的绑定，例如键1对应PIO3-PIO0,绑定引脚的时候我们就要查阅白皮书第142页的适合于QuartusII 的部分引脚对照表选择PIO0对应的GW AK30/50 EP1K30/20/50TQC144这一列对应的引脚名称I/00，这个引脚对应与我们程序中的In1[0]，依次类推，绑定好引脚In1[2]，到In2[7]。

Cin绑到键7，相加的结果绑到译码器5和6。

绑定的时候注意引脚和结果的高低位顺序。

Cout绑到D1。

Rst_绑定到键8。

Clk 绑到CLOCK0。

完成实验后提交：请指导老师观看实验结果，写电子档的实验报告包括实验结果（包括仿真截图，仿真截图需要有文字说明），实验心得，代码（是.V文件）。

截图工具为键盘上的F12右边的那个PrtscSysRq键。

按下此键后，点击电脑左下角的开始—〉所有程序—〉附件—〉画图工具，打开，按住Ctrl+V粘贴图像，再保存截图即可。

提交的时候，请将文件夹命名为学号姓名（如：200531510001XXX）。

回去以后尽快填写纸质实验报告，并在下次做实验的时候交上来。

8位全加器的设计与实现

实验二 8位全加器的设计与实现[实验目的]1 掌握Quartus II 环境下原理图输入、编译综合、仿真、引脚锁定、下载及硬件测试测试方法;2 掌握Quartus II 对FPGA 的设计方法。

3 学习8位全加器原理图的设计，掌握Quartus II 原理图层次化设计方法。

[实验仪器]Pentium PC 机、EDA 实验箱各一台 Quartus II 6.0软件 [实验内容]采用Quartus II 原理图输入方式及层次化设计方法设计8位全加器并进行器件编程、检测。

1. 完成全加器的设计(包括原理图输入、编译综合、适配、仿真并将它们设置成硬件符号入库)。

2. 建立顶层原理图文件。

采用已产生的全加器元件设计一个8位串行全加器电路，并完成编译综合、适配、仿真和硬件测试。

一、一位全加器每个全加器有三位输入，分别是加数A,B 和一个进位位CI 。

将这三个数相加，得出全加和数D 和进位数CO 。

这个过程称为”全加”，全加器的真值表参见表1。

全加器的真值表1 A B CI CO D0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 11由表2得: ABCI CI AB CI B A BCI A CO +++= D ABCI ABCI ABCI ABCI =+++ 可用两个四选一芯片完成。

原理图如下：ABCI100011110111cout D0D1D2D31ABCI100011110111S D0D1D2D31可得：Cout 的连接方式如下： D0=0;D1=CI=D2;D3=1 S 的连接方式如下： D0=CI;D1=CI =D2;D3=CI选用两片4选1，可绘制全加器如图1所示。

VCCciINPUT VCC A INPUT VCCBINPUT SOUTPUTCOUTOUTPUT S0D2S1D3D0INH D1QMUX41inst9NOTinst10S0D2S1D3D0INH D1Q MUX41instGNDVCC图1一位全加器1．为全加器项目工程设计建立文件夹Windows 环境下在D ：盘建立8位加法器设计项目的文件夹，取名为adder8, 路径为d ：\adder8。

FPGA课程设计基于RAM的十口8位计数器

FPGA 课程设计基于 RAM 的十口 8 位计数器FPGA 课程设计基于 RAM 的十口 8 位计数器v>FPGA 课程设计报告题目：基于 RAM 的十口 8 位计数器院系：通信与信息工程学院专业班级：电科班学生姓名：导师姓名：起止时间：2012-9-10 至 2012-9-21 年月日 FPGA 课程设计报告提纲 1．任务用一个10×8的双口 RAM 完成 10 个8 位计数器，计数器的初值分别为 1~10，时钟频率为1MHz，计数器计数频率为 1Hz。

用FPGA 开发板上的按键作为计数器计数值的输出选择控制，数码管（或led）作为选择计数器的计数值输出。

2．目的采用 RAM 实现计数器及 FPGA 功能验证 3．使用环境 (软件/硬件环境，设备等) 前仿 modelsim 6.1f 后仿 Quartus II 10.1 4． FPGA 课程设计详细内容 4.1 技术规范功能：1.先由复位键从选定的 RAM 地址中读出预置的 8 位初值存入计数模块。

2.由开始键开始计数，暂停键暂停计数并同时存入 RAM 中以选定的存储单元。

3.双端口 RAM 为10×8RAM由一个地址切换键按顺序切换 1~10 个地址端口。

4.系统工作流程：切换端口读出数据开始计数暂停计数存入数据计数流程 5．切换端口读出数七段显示译码器译码输出到数码管显示读取结果输出流程 6．分频：1Hz 的秒计时频率，用来进行秒计时；4.2 设计方案信号定义：分频模块 Clk_50MHz clk_1Hz reset clk_1MHz 分频：1Hz 的秒计时频率，用来进行秒计时分频：时钟信号 clk_50MHz；分频信号 clk_1Hz；分频信号 clk_1MHz；计数模块由 RAM 读出初值 dout clk clk_1hz dout [7:0] din[7:0] startstart reset 切换端口读出数据开始计数暂停计数存入数据计数：开始计数 start 计数器复位 reset；计数输出 din[7:0]；计数置数 add；七段显示译码器数码管 dout 显示模块wr [7:0]din clk_50MHz 10×8RAM 计数器 dout[7:0] [3:0]wr_address rd [3:0]rd_adddress reseteetet start add RAM：10×8 的 RAM 存储阵列 10 个字每个子 8 位输入端输入地址wr_address [3:0]；输入数据 din[7:0]；上升沿有效写入信号 wr；输出端输出地址 rd_address[3:0]；输出数据 dout[7:0]；上升沿有效读信号 rd；端口 I/O 功能 rd I 读使能，高电平有效；系统使能工作，将 din 数据写入 ram 的存储单元中 wr O 写使能，高电平有效；将ram 存储单元中的数据读出 dout. Wr_address[3:0] I 写地址 din[7:0] I 数据输入口，内部接口 dout[7:0] O 数据输出，内部数据传送 reset I 复位端，时钟下降沿有效 add I 计数器置数端 start I 开始/暂停键,高电平开始，低电平暂停 Rd_address[3:0] I 读地址 rd_clk I 读时钟，下降沿触发wr_clk I 写时钟，上升沿触发地址划分：ain[3:0] Ram 存储单元 0001 0000_0001 0010 0000_0010 0011 0000_0011 0100 0000_0100 0101 0000_0101 0110 0000_0110 0111 0000_0111 1000 0000_1000 1001 0000_1001 1010 0000_1010 En 数码管（或led）显示模块start RAM 输入/输出 1~10 clk_1hz clk 计数模块置数控制分频模块控制模块：开始、暂停、返回初值，计数器显示切换 4.3 功能验证方案（1）验证对象及目的本验证方案将描述对双端口 RAM 计数器的验证。

基于FPGA的数字电路实验报告

2.初步了解模块化设计的思想，理解累加器的工作原理，用硬件描述语言实现指定功能的累加器设计。
·4位累加器
1.设计方案
需要用两个模块，一个用来进行保存工作，即累加器，另一个用来实现数据相加，即加法器。这样即可每次把数据加到总和里，实现累加器的工作。
2.原理说明及框图
基本原理为书上的结构图。只要实现了两个主要模块，再用线网连接即可。
State1
0
0
State1
State10
State1
0
0
State10
Empty
State101
0
0
State101
State1010
State1
0
0
State1010
Empty
Empty
0
1
经过状态化简，上面状态已经为最简状态。
状态装换图：
在用HDL代码实现时，利用always块和case语句实现有限状态机。
答：用两个异或门，比较计数器的输出与一个加数的大小，若相等时则输出低电平到累加器的使能端，则可停止累加。
实验9序列检测器的设计
·实验目的
掌握利用有限状态机实现时序逻辑的方法。
1实验原理：
有限状态机（FSM）本质上是由寄存器和组合逻辑电路构成的时序电路。次态由当前状态和输入一起决定，状态之间的转移和变化总是在时钟沿进行。有限状态机分为Moore型和Mealy型。Moore型有限状态机输出仅由当前状态决定；Mealy型有限状态机输出由当前状态和输入同时决定。
·思考题
1.给出锁存器的定义，它与边沿触发器的区别是什么？
答：锁存器是一种对脉冲电平敏感的存储单元电路,它可以在特定输入脉冲电平作用下改变状态。边沿触发器只有在固定的时钟上升沿或者下降沿来临时改变状态。可以通过锁存器实现边沿触发器。

1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。

课程实训报告课程名称EDA 技术设计题目基于FPGA的八位加法器院系名称机械电子工程学院专业班级电子信息工程2014级姓名学号成绩指导教师2016年12月目录1、设计目的、要求.................................................................................................................... - 2 -1.1、设计目的.................................................................................................................... - 2 -1.2、系统设计要求............................................................................................................ - 2 -2、设计原理及相关硬件............................................................................................................ - 3 -2.1、系统设计方案及原理................................................................................................ - 3 -2.2、硬件原理.................................................................................................................... - 3 -3、主要模块设计........................................................................................................................ - 5 -3.1、模块Key-led............................................................................................................. - 5 -3.2、模块Adder................................................................................................................. - 6 -4、系统编译及仿真过程............................................................................................................ - 6 -4.1、系统编译.................................................................................................................... - 6 -4.2、仿真............................................................................................................................ - 7 -5、硬件验证过程和分析............................................................................................................ - 8 -5.1、引脚设置和保护........................................................................................................ - 8 -5.2、硬件下载.................................................................................................................... - 8 -5.3、硬件测试结果及分析................................................................................................ - 9 -6、实验参考程序........................................................................................................................ - 9 -6.1、模块key_led............................................................................................................. - 9 -6.2、模块adder4b........................................................................................................... - 13 -6.3、模块adder8b........................................................................................................... - 14 -总结 ......................................................................................................................................... - 15 -参考文献...................................................................................................................................... - 0 -附录 ........................................................................................................................................... - 1 -1、设计目的、要求1.1、设计目的(1)了解并掌握一般设计方法，具备初步的独立设计能力；(2)掌握用VerilogHDL语言程序的基本技能；(3)提高综合运用所学的理论知识独立分析和解决问题的能力；(4)进一步掌握EDA技术的开发流程；(5)学习较复杂的数字系统设计方法。

(6)掌握QuartusⅡ软件系统的安装及基本使用方法。

(7)掌握EDA技术的层次化设计方法。

(8)掌握原理图输入方法。

(9)掌握8位并行加法器的设计原理。

1.2、系统设计要求设计一个8位二进制并行加法器，它由两个4位二进制并行加法器级联而成。

要求加数、被加数、和都在数码管上以十进制数显示出来。

系统提供50MHZ频率的时钟源。

工具介绍：软件：QuartusⅡ，是一综合设计环境，被称为SOPC（可编程单片系统）升级环境，它承接了原来Maxplus 3Ⅱ的全部设计功能和器件对象外还增加了许多新功能和新的 FPGA器件系列，包括一些适用于SOPC开发的大规模器件。

相对于上述EDA工具，QuartusⅡ含有许多更具特色和更强的实用功能，大致有以下几点：（1）QuartusⅡ与MATLAB/Simulink和Altera的DSP Builder，以及第三方的综合器和仿真器相结合，用于开发DSP硬件系统；（2）QuartusⅡ与SOPC Builder结合用于开发Nios嵌入式系统；（3）QuartusⅡ含实时调试工具、嵌入式逻辑分析式Signal TapⅡ。

（4）QuartusⅡ含一种十分有效的逻辑设计优化技术，即设计模块在FPGA 中指定区域内的逻辑锁定功能，Logic Lock技术。

硬件：计算机；MagicSOPC 创新教学实验开发平台 EL教学实验箱核心板PowerSOPC-2C35上所用FPGA为Altrea公司Cyclone II系列的EP2C35F672C8，包含33216个逻辑单元（LEs），483840 bits的片上RAM，还有475个用户可用I/O口，封装为672-PinFPGA。

2、设计原理及相关硬件2.1、系统设计方案及原理加法器是数字系统中的基本逻辑器件。

多位加法器的构成有两种方式：并行进位和串行进位方式。

并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。

在数字信号处理的快速运算电路中常常用到多位数字的加法运算，这时需要用到并行加法器。

并行加法器比串行加法器快得多，电路结构也不太复杂。

本实验中的8位加法器采用两个4位二进制并行加法器级联而成。

该设计的顶层原理图如图2.1所示，主要由Key_led和adder8b两个模块组成。

图2-1 逻辑原理图2.2、硬件原理1、按键、LED硬件原理主板上具有 8 个独立按键和 8 个独立 LED，电路如图 2.2 所示，电路中低电平表示按键按下，低电平点亮 LED。

图2-2 按键及 LED 电路2、七段动态显示数码管硬件原理主板上七段数码管采用了两种方式，一种是动态显示，另一种是静态显示。

动态显示的电路如图 2.3 所示，RP18 和 RP20 是段码上的限流电阻，位码由于电流较大，采用了三极管驱动。

从电路可以看出，数码管是共阳的，当位码驱动信号为 0 时，对应的数码管才能操作；当段码驱动信号为 0 时，对应的段码点亮。