数字电子技术基础_第六章_时序逻辑电路
阎石《数字电子技术基础》(第6版)考研真题精选-第6章 时序逻辑电路【圣才出品】
第6章时序逻辑电路一、选择题1．下列逻辑电路中哪个是时序逻辑电路：（）。
[江苏大学2016研]A．二进制译码器B．二进制加法器C．移位寄存器D．数据选择器【答案】C【解析】ABD三项都属于组合逻辑电路，C项移位寄存器是由触发器组成的，具有存储功能，它属于时序逻辑电路。
2．同步时序电路和异步时序电路比较，其差异在于后者（）。
[重庆大学2015研] A．没有触发器B．没有统一的时钟控制C．没有稳定状态D．输出只与内部状态有关【答案】B【解析】A项是组合逻辑电路和时序逻辑电路的区别；C项是无稳态电路与稳态电路的区别；D项是米勒型电路和摩尔型电路的区别。
3．对于状态表6-1，下列说法正确的是：（）。
[北京邮电大学2015研]表6-1A．状态A和B肯定等价B．状态D和E肯定等价C．状态A和C肯定等价D．状态B和F肯定等价【答案】B【解析】根据状态表6-1可知，状态D和E在输入0后，次态都为自身且输出Z＝0，而在输入1后，次态都变为C且输出Z＝0。
所以，可以视为两者状态等价，同样的分析方法用于A、C、D三项，可以发现这三个选项是错误的。
二、填空题1．时序电路中“等价状态”是______，在实际应用中起______作用。
[重庆大学2014研]【答案】相同的输入下，输出相同且次态也相同；化简【解析】状态等价是指在相同的输入变量条件下，次态相同且输出也相同，等价的状态主要用于化简状态转换表，也就是减少电路的状态数量，可以优化构成相应电路的硬件结构。
2．一个模值为6的计数器，状态转移图如图6-1所示，若初始状态为000，则经过100个CP脉冲后，其状态为______。
[北京邮电大学2015研]图6-1【答案】110【解析】每经过一个CP脉冲，计数器的状态按照顺序变化一次，100/6＝16···4，所以经过了100CP脉冲后，计数器循环了16个完整计数周期，然后又进行了4次状态变化，所以此时状态为110。
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Y ( A Q ( 1 Q 2 ) ( A Q 1 Q 2 ) ) A Q 1 Q 2 A Q 1 Q 2
③计算、 列状态转
换表
Y 输A 入Q 1 Q 2 现A Q 态1 Q 2
A Q2 Q1
次
Q2*
态
Q1*
00 0
01
00 1
10
01 0
11
QQ102*1*AQ01 1 Q1
双向移位寄存器
2片74LS194A接成8位双向移位寄存器
用双向移位寄存器74LS194组成节日彩灯控制电路
1k
LED 发光 二极管
Q=0时 LED亮
+5V
RD Q0 DIR D0
Q1
Q2
Q3 S1
74LS194
S0
D1 D2 D3 DIL CLK +5V
RD Q0 DIR D0
Q1
Q2
Q3 S1
二.一般掌握的内容：
（1）同步、异步的概念，电路现态、次态、有效 状态、无效状态、有效循环、无效循环、自启动的 概念，寄存的概念；
（2）同步时序逻辑电路设计方法。
6.1 概述
一、组合电路与时序电路的区别
1. 组合电路： 电路的输出只与电路的输入有关， 与电路的前一时刻的状态无关。
2. 时序电路：
电路在某一给定时刻的输出
1 0 Q2
0 1
0 1
10 1
00
11 0
01
11 1
10
输出
Y
0 0 0 1 1 0 0 0
Q Q2*1*D D21A Q1 Q1 Q2
YA Q 1 Q 2A Q 1 Q 2
转换条件
第六章时序逻辑电路-丽水学院
第六章 时序逻辑电路（14课时）本章教学目的、要求：1．掌握时序逻辑电路的分析方法。
2．掌握常用时序逻辑部件：寄存器、移位寄存器、由触发器构成的同步二进制递 增计数器和异步十进制递减计数器，及由集成计数器构成任意进制计数器。
3．熟悉常用中规模集成时序逻辑电路的逻辑功能及使用方法。
4．掌握同步时序逻辑电路的设计方法。
重点：时序逻辑电路在电路结构和逻辑功能上的特点；同步时序逻辑电路的分析方法；常用中规模集成时序逻辑电路的逻辑功能及使用方法；由集成计数器构成任意进制计数器。
难点：同步时序逻辑电路的设计方法第一节 概述（0.5课时）一、定义：1．定义：任一时刻电路的稳定输出不仅取决于当时的输入信号，而且还取决于电路原来的状态。
2．例：串行加法器：指将两个多位数相加时，采取从低位到高位逐位相加的方式完成相加运算。
需具备两个功能：将两个加数和来自低位的进位相加， 记忆本位相加后的进位结果。
全加器执行三个数的相加运算， 存储电路记下每次相加后的运算结果。
CP a i b i c i-1(Q ) s i c i (D )0 a 0 b 0 0 s 0 c 0 1 a 1 b 1 c 0 s 1 c 1 2 a 2 b 2 c 1 s 2 c2 3．结构上的特点：①时序逻辑电路通常包含组合电路和存储电路两部分，存储电路（触发器）是必不可少的；②存储器的输出状态必须反馈到组合电路的输入端，与外部输入信号共同决定组合逻辑电路的输出。
∑CI COCLKC1<1DQ 'Qia ic i-1c ib is 串行加法器电路二、时序电路的功能描述原状态：q1, q2, …, q l新状态：q1*，q2 *，…，q l*1．逻辑表达式。
Y = F [X，Q] 输出方程。
Z = G [X，Q] 驱动方程（或激励方程）。
Q* = H [Z，Q] 状态方程。
2．状态表、状态图和时序图。
三、时序电路的分类1. 按逻辑功能划分有：计数器、寄存器、移位寄存器、读/写存储器、顺序脉冲发生器等。
数字电子技术基础-第六章_时序逻辑电路(完整版)
T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
第06章时序逻辑电路习题解
[题6.20]分析图P 6.20给出的电路，说明这是多少进制的计数器，两片之间是多少进制。 74LSl61的功能表见表6.3.4。
解：这是采用整体置数法接成的计数器。 在出现LD'=0信号以前，两片74LSl61均按十六进制计数。即第(1)片到第(2) 片为十六进制。当第(1)片计为2，第(2)片计为5时产生LD'=0信号，待下一个 CLK信号到达后两片74LSl61同时被置零，总的进制为 5 X 16+2+1=83 故为八十三进制计数器。
图A 6.12
[题6.13]试分析图P 6.13的计数器在M=1和M=0时各为几进制。
解：图P6.13电路是采用同步置数法用74160接成的可变进制计数器。在M=1的 状态下，当电路进入Q3Q2Q1Q0=1001(九)以后，LD'=0。下一个CLK到达时将 D3D2D1D0=0100(四)置入电路中，使Q3Q2Q1Q0=0100，再从0100继续作加 法计数。因此，电路在0100到1001这六个状态间循环，构成六进制计数器。同 理，在M=0的情况下，电路计到1001后置入0010(二)，故形成八进制计数器。
[题6.6]分析图P 6.6给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说 明电路实现的功能。A为输入变量。
解：由电路图写出驱动方程为 J1=K1=1 J2=K2=A Q1 将上述驱动方程代入JK触发器的特性方程，得到状态方程 Q1*=Q1' Q2*=A Q1 Q2 输出方程为 Y=AQ1Q2+A'Q1'Q2' 根据状态方程和输出方程画出的状态转换图如图A 6.6所示。因为不存在无效 状态，所以电路不存在自启动与否的问题。 当A=0时电路对CLK脉冲作二进制加法计数，A=1时作二进制减法计数。
数字电子技术第6章 时序逻辑电路
RD—异步置0端（低电平有效） 1 DIR—右移串行输入 1 DIL—左移串行输入 S0、S1—控制端 1 D0D1 D2 D3—并行输入
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4、扩展：两片74LS194A扩展一片8位双向移位寄存器
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例6.3.1的电路 （P276) 74LS194功能 S1S0=00,保持 S1S0=01,右移 S1S0=10,左移 S1S0=11,并入
（5）状态转换图
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小结
1、时序逻辑电路的特点、组成、分类及描述方法； 2、同步时序逻辑电路的分析方法； 课堂讨论： 6.1，6.4
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6.3 若干常用的时序逻辑电路
寄存器和移位寄存器 时序 逻辑电路 计数器 顺序脉冲发生器 序列信号发生器
移位寄存器不仅具有存储功能，且还有移位功能。 可实现串、并行数据转换，数值运算以及数据处理。 所谓“移位”，就是将寄存器所存各位数据，在每个移 位脉冲的作用下，向左或向右移动一位。
2、类型： 根据移位方向，分成三种：
左移 寄存器 (a) 右移 寄存器 (b) 双向 移位 寄存器 (c)
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学习要求 ：
* *
自学掌握
1. 掌握寄存器和移位寄存器的概念并会使用； 2. 掌握计数器概念，熟练掌握中规模集成计数器74161 和74160的功能，熟练掌握用160及161设计任意进制计 数器的方法。
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6.3.1寄存器和移位寄存器
一、寄存器
寄存器是计算机的主要部件之一， 它用来暂时存放数据或指令。
阎石《数字电子技术基础》笔记和课后习题详解-时序逻辑电路【圣才出品】
第6章时序逻辑电路6.1复习笔记本章系统地讲述了时序逻辑电路的工作原理和分析方法、设计方法。
首先讲述了时序逻辑电路在逻辑功能和电路结构上的特点以及分析时序逻辑电路的具体方法和步骤。
然后介绍了移位寄存器、计数器、顺序脉冲发生器等各类时序逻辑电路的工作原理和使用方法。
最后介绍了时序逻辑电路的竞争-冒险现象。
一、概述时序电路称为状态机（简称SM）、有限状态机（FSM）或算法状态机（ASM），工作时在电路的有限个状态间按一定的规律转换，关于时序电路的要点总结如表6-1-1所示。
表6-1-1时序电路要点总结二、时序逻辑电路的分析方法1．同步时序逻辑电路的分析方法分析一个时序电路，就是要求找出电路的状态和输出的状态在输入变量和时钟信号作用下的变化规律。
由于同步时序电路中所有触发器都是在同一个时钟信号操作下工作的，因此分析方法比较简单。
分析同步时序电路时一般按如下步骤进行：（1）由逻辑图得到每个触发器的驱动方程；（2）将驱动方程代入相应触发器的特性方程，得到状态方程；（3）得到整个时序电路的状态方程组；（4）根据逻辑图得到电路的输出方程。
2．时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图（1）状态转换表：①状态方程和输出方程中代入任意一组输入变量及电路初态的取值；②计算出电路的次态和现态下的输出值；③将其再代入状态方程和输出方程；④得到一组新的次态和输出值；⑤将所有计算结果列成真值表的形式，得到状态转换表。
（2）状态转换图：将电路的各个状态用圆圈表示，状态转换方向用箭头表示。
箭头旁注明状态转换前的输入变量取值和输出值。
输入变量取值通常写在斜线以上，输出值写在斜线以下。
（3）状态机流程图（SM图）：SM图表示在一系列时钟脉冲作用下时序电路状态转换的流程以及每个状态下的输入和输出。
SM图常用图形符号见表6-1-2。
表6-1-2SM图常用图形符号（4）时序图：在输入信号和时钟脉冲序列作用下，电路状态、输出状态随时间变化的波形图称为时序图。
第6章_时序逻辑电路
数字电子技术（第5版）第6章时序逻辑电路1.(334)利用（）可以把集成计数器设计成初态不为零的计数器。
答案.反馈置数法2.(318)时序逻辑电路由( ) 和( ) 两部分组成。
答案.组合电路存储电路3.(337)一个4位的扭环形计数器有（）个状态。
答案. 84.(335)集成计数器的级联方式有（）和（）两种方式。
答案.异步同步5.(333)利用（）和（）可以改变集成计数器的计数长度。
答案.反馈归零法反馈置数法6.(332)一个模为24的计数器，能够记录到的最大计数值是（）。
答案. 237.(331)计数器的模表示计数器的（）计数长度。
答案.最大8.(329)构成时序电路的各触发器的时钟输入端都接在一起，这种时序电路称为（）。
答案.同步时序电路9.(328)时序电路的输出不仅与电路的（）有关，还与电路的（）有关。
答案.现态输入信号10.(327)摩尔型时序电路的输出仅由电路的（）决定，而与电路的( ) 无关。
（注：教材中没有讲述摩尔型电路的概念，故删去此题）答案.现态输入信号11.(326) 时序逻辑电路的功能描述有 ( ) 、 ( ) 、 ( ) 、 ( ) 。
答案. 逻辑方程式 状态表 状态图 时序图12.(330) 异步时序电路中的各触发器的状态转换 （ ）同一时刻进行的。
答案. 不是在13.(336) 一个4位的环形计数器有（ ）个状态。
答案. 414.(325) 时序逻辑电路可分为 （ ） 和 ( ) 两大类。
答案. 同步时序电路 异步时序电路15.(354) 分析如图7307所示电路，说明其功能。
图7307输 入输 出CR LD T CT P CT CP 3D 2D 1D 0D 3Q 2Q 1Q 0QCO0 × × × × × × × × 000 10××↑3d 2d 1d 0d 3d 2d 1d 0d1111↑×××× 计数 110×××××× 保持 11××××××保持答案. 经分析知，采用了74LS160的同步置数功能。
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图5-3 4位寄存器74LS175的逻辑图
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2. 移位寄存器 移位寄存器不仅具有存储的功能，而且还有移位功能，可以 用于实现串、并行数据转换。如图5-4所示为4位移位寄存器 的逻辑图。
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5.1.2 异步时序逻辑电路的分析方法
异步时序电路的分析步骤：
① 写时钟方程； ② 写驱动方程； ③ 写状态方程； ④ 写输出方程。
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数字电子技术时序逻辑电路
[例5-2]试分析图示时序逻辑电路的逻辑功能，列出状态转换 表，并画出状态转换图。
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解：图5-7所示电路为1个异步摩尔型时序逻辑电路。 写时钟方程：
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图5-5 同步二进制加法计数器的数时字电序子图技术时序逻辑电路
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图5-8 同步4位二进制加法计数器74LS16数1字的电逻子技辑术图时序逻辑电路
表5-1 同步4位二进制加法计数器74LS161的功能表
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写驱动方程：
写状态方程：
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列状态转换表：
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画状态转换图：
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5.2 若干常用的时序逻辑电路 5.2.1寄存器
1. 基本寄存器
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图5-2 双2位寄存器74LS75的逻辑图
阎石《数字电子技术基础》(第5版)(名校考研真题 时序逻辑电路)【圣才出品】
第6章 时序逻辑电路一、选择题1．一个六位二进制减法计数器，初始状态为000000，问经过203个输入脉冲后，此计数器的状态为（）。
[电子科技大学2008研]A．110011B．110101C．111000D．110110【答案】B【解析】六位减法器的计数周期为；203%64＝11，即从000000经过11个6264计数周期，输出状态变为110101。
2．为了把串行输入的数据转换为并行输出的数据，可以使用（）。
[北京科技大学2010研]A．寄存器B．移位寄存器C．计数器D．存储器【答案】B【解析】移位寄存器能能够串行输入串行输出，并行输入并行输出，串行输入并行输出。
3．一个四位二进制码加法计数器的起始值为1001，经过100个时钟脉冲后的值为（ ）。
[北京邮电大学2010研]A ．1110B ．1111C ．1101D ．1100【答案】C【解析】1001经过16的倍数个周期后仍为1001，即96个时钟脉冲后计数器显示1001，再经历4个时钟脉冲，即100个时钟脉冲时，计数为1001＋0100（4）＝11014．某计数器的状态转换图如下图所示，该计数器的模为（ ）。
[电子科技大学2010研]A ．三B ．四C ．五D ．八图6-1【答案】C【解析】循环状态的有5个，也就是说当计数器使用的过程中只有这5个状态才能保持一直计数。
二、填空题1．8级扭环计数器的状态转换圈中，无效状态有______个。
[电子科技大学2008研]【答案】240【解析】n 级扭环计数器的无效状态共有：个。
22n n 2．用移位寄存器产生1101010序列，至少需要______位的移位寄存器。
[电子科技大学2010研]【答案】6【解析】共七位序列数，由于采用移位寄存器，而且状态在序列中没有循环，移位寄存器在传输过程中数据是一次传递的，所以需要至少6位移位寄存器。
表6-13．一个三级环形计数器的初始状态是Q2Q1Q0＝001（Q2为高位），则经过40个时钟周期后的状态Q2Q1Q0＝______。
数字电子技术 时序逻辑电路的分析与设计 国家精品课程课件
《数字电子技术》精品课程——第6章
FF0
FF1
1J
Q0 1J
Q1
时序逻辑电路的分析与设计
&Z
FF2
1J
Q2
C1
C1
C1
1K
1K
1K
Q0
Q1
Q2
CP
➢驱动方程：
《数字电子技术》精品课程——第6章 时序逻辑电路的分析与设计
② 求状态方程
JK触发器的特性方程：
Qn1 JQ n KQn
将各触发器的驱动方程代入，即得电路的状态方程：
简化状态图（表）中各个状态。 （4）选择触发器的类型。
（5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计 电路的输出方程和驱动方程。
（6）根据输出方程和驱动方程画出逻辑图。
返回 （7）检查电路能否自启动。
《数字电子技术》精品课程——第6章 时序逻辑电路的分析与设计
2．同步计数器的设计举例
驱动方程： T1 = X T2 = XQ1n
输出方程: Z= XQ2nQ1n
（米利型）
2.写状态方程
T触发器的特性 方程为：
Qn1 TQn TQn
Q 1nQ1QX21nn TX1QQ1n1nXTQX11nQ1n X Q1n
Q1n
Qn1 2
T2 Q2n
T2Qn2
T Q n 将T1、 T2代入则得X到Q两1n Q2n XQ1nQn2
0T1 = X0 0 0 0 0 0
0
求T1、T2、Z
0T2
0
=ZX=01QX1nQ10 2nQ010n
0 0
0 1
1 0
0 0
由状态方程
求Q2n+1 、 Q1n+1
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第 6 章 时序逻辑电路
一、选择题
1．有八个触发器的二迚制计数器，它们最多有（ ）种计数状态。 A．8 B．16 C．256 D．64 【答案】C 【解析】28＝256。
2．下列描述丌正确的是（ ）。 A．触发器具有两种状态，当 Q＝1 时触发器处于 1 态 B．时序电路必然存在状态循环 C．异步时序电路的响应速度要比同步时序电路的响应速度慢 D．主从 JK 触发器具有一次变化现象 【答案】A 【解析】触发器的状态还包括丌定状态，比如在 RS 触发器中，当 RS＝11 时，状态丌 定；研究的时序电路主要是要丌间断给出信号，理论上来讲需要状态的丌断循环；异步时序 电路通过一些门电路再传输信号，而同步信号的数据传输直接通过时钟脉冲迚行统一的传 输，减少了传输过程的时间延迟。
4．同步计数器和异步计数器比较，同步计数器的最显著优点是（ ）。 A．工作速度高 B．触发器利用率高 C．电路简单 D．丌受时钟 CP 控制 【答案】A 【解析】同步信号的数据传输直接通过时钟脉冲迚行统一的传输，减少了传输过程的时 间延迟。
5．N 个触发器可以构成能寄存多少位二迚制数码的寄存器？（ ）。 A．N－1
2．一个三级环形计数器的初始状态是 Q2Q1Q0＝001（Q2 为高位），则经过 40 个时钟 周期后的状态 Q2Q1Q0＝______。
【答案】010 【解析】经过 3 的倍数个周期后，即 39 个周期后，Q2Q1Q0＝001；则 40 周期后 Q2Q1Q0 ＝010
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A．1110 B．1111 C．1101 D．1100 【答案】C 【解析】1001 经过 16 的倍数个周期后仍为 1001，即 96 个时钟脉冲后计数器显示 1001，再经历 4 个时钟脉冲，即 100 个时钟脉冲时，计数为 1001＋0100＝1101。
数字电子技术基础6时序逻辑电路
Q1 Q3 * Q2 * Q1 * Y
输 出 方 程
Y Q2Q3
Q1 Y
CLK Q3 Q2
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 0 0 1 1 1 0 0
0 1 1 0 0 1 0 0
1 0 1 0 1 0 0 0
DI 串行 输入
D Q3 Q D Q2 Q D Q1 D Q0 Q
0 0 0 0 0 0 1 1
0 0 0 0 0 1 0 1 0 缺少111为 0 1 1 初态的情况 1 0 0 1 0 1 1 1 0 1 1 1
0 0 0 0 0 0 1 1
7进制计数器
其中Q3Q2Q1为计数状态，Y为进位
我们可以把状态转换表表示为状态转换图的形式
/Y /0 /0
CLK Q3 0 1 0 0
*
Q
* 3
Q Q Q (Q )
1 2 3 0
C Q0Q3
设初态为0000
作状态转换图
可以看出这是一个异步十进制加法计数器！ 3. 检验其能否自动启动 ？
什么叫 “自动启动” ? 四个触发器本应有十六个稳定状态 ，可 上图电路的状态图中只有十个状态。如果由 于某种原因进入了其余的六个状态当中的任 一个状态，若电路能够自动返回到计数链 ( 即有效循环 ) ，人们就称其为能自动启动。
*6.2.3
异步时序逻辑电路的分析方法
例6.2.4 分析图6.2.10所示电路的逻辑功能。
1、写三大方程
驱 动 方 程 状 Q0 Q 0 cp0 Q 0 (cp0 ) * 态 Q1 Q 3 Q 1 (cp1 ) Q 3 Q 1 (Q0 ) * 方 Q2 Q 2 (cp2 ) Q 2 (Q1 ) 程 *
数字电子技术(第三版)课后习题答案XT6
第六章时序逻辑电路1.解：状态迁移图计数器的计数模为六。
2.（1）由所给方程画出逻辑图(2)该电路是异步电路，对异步电路的分析，主要注意每一级触发器的时钟。
对Q2、Q3而言，因为其J=K=1，每一时钟下降沿必翻转，即在Q1由1→0时，Q2翻转一次；同样，Q2由1→0时，Q3翻转一次。
为了判断电路的计数模，应先作出状态迁移表。
该电路为一个具有自启动能力的异步模九计数器(3) 由上述状态迁移表，可画出状态迁移图，如图所示。
2. 解 由波形图直接得状态迁移关系。
由此可看出该计数器是一个同步模六递减计数器。
由状态迁移表、作出卡诺图，从而求得各级触发器的特征方程，再与JK 触发器特征方程n nn Q K Q J Q+=+1相比较，即可得激励方程：nAn B nC A nAB nAC A n Cn A B nB n AC nAn A nB n A nB nC nA nB n Cn A nC nB nA n C Q Q Q C K Q K Q K J Q Q J Q Q J Q Q Q Q Q Q Q Q Q Q Q Q Q Q ========+=+=+++11111迁移表卡诺图 如选D 触发器，则激励方程为：nAn B nC nAA n CnA nB n A B nCn A nC nB nA C nAn A n C nA nB n A n B n Cn A nC n B n A n C Q Q Q C QD Q Q Q Q D Q Q Q Q Q D Q Q Q Q Q Q Q Q Q Q Q Q Q ==+=+==+=+=+++111由激励方程画出逻辑图。
D 触发器电路图。
最后还应检验自启动能力： 110→011； 111→110 显然该电路具有自启动能力。
3. 解：写出方程 激励方程：nnn Q Q D Q D 21211⊕==特征方程：nnn n n Q Q QQ Q 2112111⊕==++状态真值表状态迁移图该电路为同步四进制加法计数器。
数字电子技术基础 第六章
图6. 3.28
图6.3.27电路的时序图
常见的 异步二进制加法器产品有4位的（如74LS293、 74LS393、74HC393）等、7位的（如CC4024等）、12位的 （如74HC4040等）和14位的（如74HC4020等）几种类型。
2、异步十进制计数器
是在4位异步二进制加法计数器的基础上加以修改得到。 在计数过程中跳过从1010到1111这6个状态。
穆尔型：
状态机：State Machine简称SM。或称算法状态机 (Algorithmic State Machine，简称ASM)。
6.2 时序逻辑电路的分析方法
6.2.1 同步时序逻辑电路的分析方法 分析步骤：
1、从给定的逻辑图中写出每个触发器的驱动方程。 （存储电路中每个触发器输入信号的逻辑函数式）。 2、将得到的这些驱动方程代入相应触发器的特性方 程，得出每个触发器的状态方程，从而得到由这些状 态方程组成的整个时序电路的状态方程组。 3、根据逻辑图写出电路的输出方程。
图6. 3.38
例6.3.3电路的并行进位方式
图6. 3.39
例6.3.3电路的串行进位方式
例 6.3.4 P304
当M为大于N的素数时，不能分解成N1和N2，不能采用并行 进位方式和串行进位方式。必须采用整体置零方式或整体置 数方式。
图6. 3.40
例6.3.4电路的整体置零方式
整体置零方式： １、先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器（如N*N进 制）。 ２、然后在计数器为M状态时译出异步置零信号，将两片N进制计数器同时置零。 整体置数方式： １、先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器（如N*N进 制）。 ２、然后在选定的某状态下译出LD’=0信号，将两片N进制计数器同时置入适当数 值，获得Ｍ进制计数器。
《数字电子技术》康华光习题解答第6章时序逻辑电路
第六章时序逻辑电路（选择、判断共30题）一、选择题1．同步计数器和异步计数器比较，同步计数器的显著优点是。
A.工作速度高B.触发器利用率高C.电路简单D.不受时钟C P控制。
2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。
A.4B.5C.9D.203．下列逻辑电路中为时序逻辑电路的是。
A.变量译码器B.加法器C.数码寄存器D.数据选择器4.N个触发器可以构成最大计数长度（进制数）为的计数器。
A.NB.2NC.N2D.2N5.N个触发器可以构成能寄存位二进制数码的寄存器。
A.N-1B.NC.N+1D.2N6．五个D触发器构成环形计数器，其计数长度为。
A.5B.10C.25D.327．同步时序电路和异步时序电路比较，其差异在于后者。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关8．一位8421B C D码计数器至少需要个触发器。
A.3B.4C.5D.109.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用级触发器。
A.2B.3C.4D.810．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。
A.1B.2C.4D.811．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。
A.2B.6C.7D.8E.1012．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。
A.10B.60C.525D.3150013．某移位寄存器的时钟脉冲频率为100K H Z ，欲将存放在该寄存器中的数左移8位，完成该操作需要时间。
A.10μSB.80μSC.100μSD.800m s 14.若用J K 触发器来实现特性方程为，则J K 端的方程为 。
AB Q A Q n 1n +=+A.J =A B ，K = B.J =A B ，K = C.J =，K =A B D.J =，K =A B B A +B A B A +B A 15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。
数字电子技术 第6章 时序逻辑电路的设计
17
2.画出次态状态表 画出次态状态表
次态 y=0(down) Q2 Q1 Q0 1 0 0 0 0 0 0 0 1 0 1 1 0 1 0 1 1 0 1 1 1 1 0 1 y=1(up) Q2 Q1 0 0 0 1 0 1 1 1 1 1 1 0 1 0 0 0 Q0 1 1 0 0 1 1 0 0
为使电路能自启动，将卡诺图中的最小项 xxx取做有效状态例如010状态，这时Q2n+1 的卡诺图应修改为右图。化简后得到新状 态方程： Q1n+1= Q2n⊕Q3n Q2n+1= Q1n+ Q2nQ3n Q3n+1= Q2n 驱动方程：J1=Q2n⊕Q3n 输出方程：C= Q1n Q2n Q3n K1=Q2n⊕Q3n J2=Q1n+Q3n K2=Q1n J3= Q2n K3= Q2n
检查自启动：设初态为000，来第1个CP脉冲，将跳变为010，进入循环状态，该电路可 以自启动。
11
6.3同步时序逻辑电路设计 同步时序逻辑电路设计 (时钟同步状态机的设计)
1.用状态图设计同步时序逻辑电路 ①状态序有规则的时序电路； ②态序不规则的Moore型； ③Mealy型 2. 使用状态表设计时序逻辑电路 3.使用状态转换表设计时序状态机
8
例2：设计一个串行数据检测器。要求连续输入3个或3个以 上的1时，输出为1，其它情况下输出为0。
(1)因为输入多于3个1，有输出。设输入变量为x；检测 (5)最多连续输入m=3，可选用 结果为输出变量，定义为y；又因连续输入3个1以上有 (7)逻辑电路图： n=2，2个J-K FF，于是可画出次 输出，因此要求同步计数。 态及输出卡诺图。还可分解为3 个卡诺图。 (2)状态分析：初态S0为全0状态，设输入一个1时为S1 态，输入2个1时为S2，输入3个1及以上为S3。 Q1n+1 Q0n+1 y (3)状态转换图如图所示： (4)状态转换表。因为输入m>3和连续输入3个1(m=3)状态是相同的，都停留在S2上，故 (8)检查能否自启动： 状态转换图可以简化成如下。 当电路初态进入11状态后： (6)状态方程：Q1n+1=xQ0Q1+xQ 若x=1时，Q1n+1Q0n+1=10状态为 1 sn S S1 S2 S 0 X 次态；若x=0时，Q1n+1 Q0n+1=00 3 n 驱动方程：J1=xQ0 J0=xQ1 0 S0/0 S0/0 S0/0 S0/0 次态。 输出方程：y=xQ1n 1 S1/0 该电路可以自启动。S2/0 S3/1 S4/1 Q0n+1=xQ1Q0+1Q1 K1=x K0=1 自启动部分
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二、状态转换图
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三、状态机流程图（State 三、状态机流程图（State Machine Chart） Chart）
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四、时序图
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例：
′ D1 = Q1 (1)驱动方程： D2 = A ⊕ Q1 ⊕ Q2
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4. 画状态转换图和时序图 x/y Q2 Q1 Q0 000 /0 001 /0 010 /0 011 /0 100 /1 101
/1 CP Q0 Q1 Q2 Y 0 0 0 1 2 1 0 0 0 1 0 3 1 1 0 4 0 0 1 5 1 0 1 6 0 0 0 当计数至第 6 个计数脉冲CP 时， 个计数脉冲 电路状态进入循环， 电路状态进入循环， Y 输出进位脉冲下 降沿。 降沿。
CP1 = CP2= Q0 为上升沿， 为上升沿， CP0 = CP，FF0满足 FF1 和FF2 不满足时钟触发 时钟触发条件。 时钟触发条件。 条件，其状态保持不变。 条件，其状态保持不变。
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2. 列状态转换真值表 设初始状态为Q 设初始状态为 2 Q1 Q0 = 000 现 Q2n 0 0 Q0n+1 = Q0n = 1 = 0
⇒ 驱动方程Y = F ( X , Q )
⇒ 状态方程Q* = H ( Z , Q )
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三、时序电路的分类
1. 同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的clk,状态变 同步：存储电路中所有触发器的时钟使用统一的clk,状态变 化发生在同一时刻 异步：没有统一的clk,触发器状态的变化有先有后 异步：没有统一的clk,触发器状态的变化有先有后 2. Mealy型和Moore型 Mealy型和Moore型 Mealy型： Mealy型： Y = F ( X , Q ) Moore型： Moore型：Y = F ( Q )
CP1 = CP2 = Q0 为下降 1·1 =1 沿，FF1 和 FF2 满足时钟 触发条件。 触发条件。
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2. 列状态转换真值表
一直计算到电路 状态进入循环为止。 设初始状态为Q 设初始状态为 2 Q1 Q0 = 000 状态进入循环为止。 现 Q2n 0 0 0 0 1 1 态 次 态 输出 时钟脉冲 Q1n Q0n Q2n+1 Q1n+1 Q0n+1 Y CP2 CP1 CP0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 0 0 1
2. 电路结构上 ①包含存储电路和组合电路 ②存储器状态和输入变量共同决定输出
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二、时序电路的一般结构形式与功能描述方法
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可以用三个方程组来描述：
y1 = f1 ( x1 , x 2 , L , x i , q1 , q2 , L , ql ) M y = f ( x , x ,L, x , q , q ,L, q ) 1 1 2 i 1 2 l j ⇒ 输出方程Y = F ( X , Q )
态 次 态 输出 时钟脉冲 Q1n Q0n Q2n+1 Q1n+1 Q0n+1 Y CP2 CP1 CP0 0 0 0 0 1 0 0 1 0 1 0 0 Y = Q2n = 0
将新状态“ ” 将新状态“001”作为现 再计算下一个次态。 态，再计算下一个次态。 Q1
n+1
=
Q2n · Q1n =
Q2n+1 = Q1n · Q2n +Q1n · Q2n = 0 · 0 +0· 0 = 0
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第六章 时序逻辑电路
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6.1 概述 一、时序逻辑电路的特点
1. 功能上：任一时刻的输出不仅取决于该时刻的输入，还 功能上：任一时刻的输出不仅取决于该时刻的输入，还 与电路原来的状态有关。 与电路原来的状态有关。 例：串行加法器，两个多位数从低位到高位逐位相加
依 次 类 推
3. 逻辑功能说明 电路构成异步六进制计数器， 电路构成异步六进制计数器，同时向 高位送出一个负跃变的进位信号。 高位送出一个负跃变的进位信号。
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4. 画状态转换图和时序图 x/y Q2 Q1 Q0 000 现 Q2n 0 0 0 0 1 1 /0 001 /0 010 /1 态 次 态 输出 时钟脉冲 Q1n Q0n Q2n+1 Q1n+1 Q0n+1 Y CP2 CP1 CP0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 0 0 0 1 /0 011 /0 100 /1 101
Y
0 0 0 0 0 1 0 0 1 0 1 0 1 1 1 1 1 1 0 1 1 1 0 0 1 1
0 0 0
0 0 0 0 0 1 0 0 1 1 0 0 0 2 0 1 3 0 1 4 1 5 1 6 1 0 1 1 0 0
0 0
0 0 0 0 1 1 0 0
0 0 1 0 1 1 1 1
0 0 0 0 1 1 1 0 1 1 1
n
FF1
1J C1 1K
Q1n
FF2 1J C1 1K
Q1n
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1. 写方程式 CP0 = CP FF0 由 CP 下降沿触发 CP1 = CP2 = Q0 FF1和 FF2由 Q0 下降沿触发 (2) 输出方程 Y = Q2n ) J0 = K0 = 1 (3) 驱动方程 ) J1 = Q2n ，K1 = 1 代入 J0 = 1，K0 = 1 n ，K = Q n J2 = Q1 2 1 (4) 状态方程 ) 代入 J1 = Q2n， K1 = 1 Q0n+1 = J0 Q0n + K0 Q0n = 1 Q0n + 1 Q0n = Q0n (1) 时钟方程 ) Q1n+1 = J1 Q1n + K1 Q1n = Q2n Q1n + 1 Q1n = Q2n Q1n Q2n+1 = J2 Q2n + K2 Q2n = Q1n Q2n + Q1n Q2n = Q1n Q2n +Q1nQ2n Q0n+1 = Q0n Q1n+1 = Q2n Q1n CP 下降沿有效 代入 J2 = Q1n， K2 = Q1n Q0下降沿有效
与 X 、 Q 有关 仅取决于电路状态
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6.2 时序电路的分析方法
6.2.1 同步时序电路的分析方法 分析：找出给定时序电路的逻辑功能 即找出在输入和CLK作用下，电路的次态和输出。 即找出在输入和CLK作用下，电路的次态和输出。 一般步骤： ①从给定电路写出存储电路中每个触发器的驱动方程 （输入的逻辑式），得到整个电路的驱动方程。 （输入的逻辑式），得到整个电路的驱动方程。 ②将驱动方程代入触发器的特性方程，得到状态方程。 ②将驱动方程代入触发器的特性方程，得到状态方程。 ③从给定电路写出输出方程。 ③从给定电路写出输出方程。
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6.3 若干常用的时序逻辑电路
6.3.1 寄存器和移位寄存器 一、寄存器 ①用于寄存一组二值代码，N位寄存器由N个触发器组成， 用于寄存一组二值代码，N位寄存器由N 可存放一组N 可存放一组N位二值代码。 ②只要求其中每个触发器可置1，置0 ②只要求其中每个触发器可置1，置0。 例1：
3.输出方程 Y = Q2Q3
2.代入 JK 触发器的特性方程（ Q* = JQ ′ + K ′Q，得状态方程：
数字电子技术基础》 《数字电子技术基础》第五版 6.2.2 时序电路的状态转换表、状态转换图、状态 机流程图和时序图
一、状态转换表
Q3 Q2 Q1
* * Q3 Q2 Q1* Y
CLK Q3 Q2 Q1
Q2 Q1
00 01/0 11/1
01 10/0
10 11/0
11 00/1 10/0
0 1
00/0 01/0
（5）状态转换图
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*6.2.3 异步时序逻辑电路的分析方法
各触发器的时钟不同时发生 例：
′ Q2* = Q2 ⋅ clk2
TTL电路
′ ′ 1 Q1* = Q3Q1 ⋅ clk
Q2n+1 = Q1n Q2n+Q1n Q2n Q0 下降沿有效
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2. 列状态转换真值表 设初始状态为Q 设初始状态为 2 Q1 Q0 = 000 现 Q2n 0
Q0n+1 = Q0n = 0 = 1
态 次 态 输出 时钟脉冲 Q1n Q0n Q2n+1 Q1n+1 Q0n+1 Y CP2 CP1 CP0 0 0 0 0 1 0 Y = Q2n = 0 0 0
′ Q1* = (Q2Q3 )′ ⋅ Q1 ′ ′ ′ Q2 * = Q1Q2 + Q1Q3Q2 Q * = Q Q Q′ + Q′ Q 1 2 3 2 3 3
Y = Q2Q3
0 0 0 0
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