ISA PC104总线信号时序简介
PC104总线在某测试系统中的应用
PC104总线在某测试系统中的应用摘要：本文详细叙述了基于PC104总线在某测试系统中的应用，并详细介绍了该测试系统的硬件结构组成、工作原理，软件结构和测试流程。
关键词：PC104总线；测试系统；应用1引言PC104是一种专门为嵌入式控制而定义的工业控制总线，是一种优化的、小型的、堆栈式结构的嵌入式控制系统。
PC104与普通PC总线控制系统的主要不同点是：小尺寸结构：标准模块的机械尺寸是3.6英寸×3.8英寸，即90mm×96mm；堆栈式连接：去掉总线背板和插板滑道，总线模块之间总线的连接是通过上层的针和下层的孔相互咬合连接，这种层叠封装有极好的抗震性。
低功耗：减少元件数量和电源消耗，4mA总线驱动即可使模块正常工作，每个模块1W～2W能耗。
2基于PC104总线的某测试系统工作原理基于PC104总线的某测试系统的原理框图如图1所示。
图1 基于PC104总线的某测试系统原理框图在整个测试系统中，PC104总线系统由计算机进行控制，完成对被测系统所有信号的输出控制，所有需测量的数字量、模拟量的采集，检查及控制所有与被测系统的通信传输、激励仪器和测试仪器等。
被测系统主要由执行机构、无线电设备1、无线电设备2和动作机构组成。
该测试系统主要由A/D转换模块、D/A转换模块、I/O控制输入输出模块、通信系统和智能开关系统控制、激励仪器和测试仪器等组成。
PC104总线系统是测试系统完成自动配置的核心部件，它与计算机通过通信，接收计算机传来的数据并进行解析，将数据转化为控制指令按照时序完成数据采集、激励的施加、通信传输等，并将各个模块运行时的状态信息传回计算机，以保证计算机的管理软件可以实时控制信息处理组件的工作，在出现测试错误或状态不正常时及时关断电源，避免造成设备损坏。
另外各模块还可以在计算机的控制下完成状态复位，以保证各个模块当前状态不受原来测试配置的影响。
由于被测系统的参数种类数量繁多，各信号特性不尽相同，所以，需要专门设计信号匹配组合，将信号通过放大、滤波等操作，转换成为满足信息处理组合需要的、能够识别的标准信号。
PC104嵌入式工控主板(HS-EIC100)使用说明书
HS-EIC100版本号V0.12008年11月28日广州市海山集成电路设计有限公司类别内容关键词HS-EIC100嵌入式工控主板，PC/104摘要讲解HS-EIC100产品上个接口说明及使用方法修订历史：版本编者日期描述V0.1 广州市海山集成电路设计有限公司2008/11/28 创建文档目录1.产品功能简介 (4)1.1产品概述 (4)1.2产品特性 (4)1.2.1硬件特性 (4)1.2.2软件特性 (5)1.3系统结构框图 (6)1.4产品应用 (6)1.5电气参数 (7)2.硬件结构说明 (7)2.1硬件结构布局 (7)2.2机械尺寸 (10)2.3资源列表 (10)2.3.1资源列表 (10)2.4接口说明及应用 (11)2.4.1电源输入接口 (11)2.4.2 PC/104总线接口 (12)2.4.3 系统复位接口 (16)2.4.4 JTAG调试接口 (16)2.4.5 RTC后备电池接口 (17)2.4.6 通讯接口 (17)2.4.7 PS2接口 (19)2.4.8 SD卡接口 (19)2.4.9 USB接口 (20)2.4.10 LCD接口 (20)2.4.11 VGA接口 (21)2.4.12 AC97接口 (23)2.4.13 通用数字IO接口 (24)3.声明 (24)4. 参考文献 (25)1.产品功能简介1.1产品概述HS-EIC100工控主板是广州市海山集成电路设计有限公司开发的基于本公司的32位处理器HS3210I处理器的可扩展的嵌入式工控主板，产品机械尺寸为PC/104外框尺寸（90mmX96mm）,扩展总线为PC/104总线。
HS-EIC100工控主板具有资源丰富、接口齐全、可靠性高等特点。
具有以太网、CAN-BUS和LCD、I2C、UART、SPI、PS2、USB、RTC和AC97等丰富的外围接口。
可在-40℃～+80℃宽温度范围内稳定工作，满足工业级产品的各种应用需求。
基于PC104总线的嵌入式温度控制系统
基于PC104总线的嵌入式温度控制系统温度在工业控制中是个很重要的参量，一个温控系统可以纯粹是个小型的控制温度的系统，也可以是整个大系统中的一个部分，但都需要用相应的硬件装置、机械设备和控制这些设备运行的软件来实现，而影响温度参量控制的主要因素也是来自这3个方面。
但在具体设计时，这3个方面是相互约束又相互补充的，尤其是需要对温度瞬间的变化作出相应控制的系统，比如在某个温度区间里需要有什么样的控制精度、温度斜坡时间和温度均匀性等要求，在机械设备已经限制的情况下，可以通过对硬件电路和软件的设计来弥补。
很多温度控制系统中，一般选用单片机来实现，由于每种单片机一般都有各自的一套开发工具，需要花费一定时间和精力去学习研究才能掌握，并且相关的硬件接口设计也比较复杂，而采用PC104作为核心中央处理器，则可将主要精力放在软件和接口的设计上,而且PC104的开发、维护和扩展都非常方便。
PC104与通用的PC和PC/AT标准(IEEEP996）完全兼容，可以很快掌握其软、硬件的使用，而且他具备嵌入式控制的特殊要求:体积小、成本低、可靠性高、寿命长、编程调试方便，配以不同功能的板卡，为嵌入式应用提供了标准的系统平台。
本文主要介绍了当前工控产品中比较广泛的PC104总线的硬件接口电路的设计以及软件设计，并把他作为一个嵌入式平台，运用到温度控制系统中，实现对温度参量的控制。
一、2PC104总线简介由于普通PC机在工业现场控制中存在着体积庞大、功耗高、可靠性差等缺点，美国Ampro 公司、德国Jeptec公司、瑞士的DigitalLogic公司等在1987年推出了PC104嵌入式模块，而严格意义的规范说明在1992年才公布，IEEE协会将IEEEP996作为PC和PC/A T工业总线规范，而把PC104定义为IEEEP9961，所以实质上PC104就是一种紧凑型的IEEEP996。
PC104总线是专门为嵌入式控制而定义的工业控制总线，其信号定义和ISA总线一致，但电气规范和机械规范却完全不同，是一种优化的小型、堆栈式结构的嵌入式总线标准。
pc104总线协议
什么是PCI-104？为了弄清楚这个概念，让我们来看看堆栈型PC的历史。
最先产生的堆栈型PC是带有10 4针ISA堆栈总线的PC/104，之后产生的PC/104+则是在104针ISA堆栈总线的另一侧增加了120针的PC I堆栈总线。
而到了PCI-104，则去掉了104针的ISA堆栈总线，这就为嵌入式系统设计者在有限的板卡区域提供了更加充足的设计空间。
PCI-104是一个崭新的名词。
其实，“只带PCI堆栈总线的PC/104+”这样的概念早在PC/104+出现的时候就已经存在了。
国际PC/104协会技术委员会早就预见了此类板卡的发展前景，但命名的方式却极为拗口。
直到PC/104协会技术委员会制定了全新的PCI-104规范，PCI-104这个新名词才第一次出现。
有些人可能会认为，PCI-104的出现，将预示着ISA总线的终结。
这让我们回想起，在1992年PC/ 104规范发布的时候，也曾有人预言，ISA总线的末日到了；到了1997年，PC/104+规范发布的时候，又有人预言，ISA总线即将消失。
可是，直到现在，ISA总线不是还在存在吗！PCI-104会取代PC/104吗？也许会有这么一天。
但在将来相当长的一段时间里，大多数嵌入式生产厂商仍将会继续生产PC/104和PC/104+产品，以满足广大客户的需求。
但我们需要未雨绸缪，我们需要着手为将来PCI-104时代的到来做准备。
让我们先来看看PCI-104技术的优点。
PCI-104 和PC/104+相比，前者为嵌入式系统设计者提供了更加充裕的板卡空间。
对每一位嵌入式系统设计人者而言，能够在有限的板卡上拥有更多的设计空间，就可以将更多的额外功能、连接器和其它特有的技术加入到整个系统中，从而优化和升级整个系统。
美国RTD公司的SPM6020HR是世界上第一块采用PCI-104技术的嵌入式模块板。
该模块板采用了TI 公司的第六代DSP芯片TMS320C6202，通过PCI总线可与主机通信。
关于基于PC104的高低压时序信号监测系统
关于基于PC104的高低压时序信号监测系统0 引言随着现代科技的发展，航天系统、武器装备等领域对系统可靠性要求与日俱增[1-3]。
为保证嵌入式控制系统的可靠性，针对嵌入式控制系统的测试尤为重要。
针对系统重要的控制信号的检测及分析，直接关系到整个控制系统功能的正确性及安全性，同时在系统研究及生产领域发挥着十分重要的作用，并且不同嵌入式控制系统的输出信号的能力及状态不同。
因此，时序信号监测系统的小型化、智能化、通用化是亟待解决的重要课题。
PC104是一种嵌入式计算机平台，与PC兼容，具有灵活的可扩展性，其尺寸小、功能强的特点非常适合嵌入式系统的应用[4，5]。
本文基于PC104架构搭建了小型化的时序信号监测系统，以运放AD620实现外界时序信号的处理及转化，以国产BQV300 FPGA完成数字信号数据的采集，通过ISA总线完成数据到主控设备的传输，使用国产SPARC V8处理器完成信号的解析处理。
时序信号监测系统对外提供网络通信模块及异步串口通信模块。
用户可以根据需要，实现数据与主机之间的通信，最终在上位机软件对各项时序信号进行实时监测及处理。
1 系统整体设计本文从硬件设计、软件设计等方面阐述高低压时序信号监测系统的整体设计构架。
1.1 硬件组成高低压时序信号监测系统可以进行定制化组合。
主要由主控单元模块、高低压测量模块、电源模块、测试电缆等组成。
高低压时序测量模块可随意增减，每个高低压测量模块可以20路信号测量，以100路为例，硬件组成框架如图1所示。
测量系统各个模块采用标准PC104结构设计，通过ISA总线进行主控计算机及高低压时序采集模块的信息通信，其功能可实现对电压信号脉冲及恒流信号脉冲的测量。
1.2 功能设计1.2.1 主控模块功能主控计算机模块是整个时序监测系统的对内对外控制中心。
其主要由CPU、SDRAM、ISA总线转换、Flash、以太网、扩展UART、PWM、总线驱动、电源变换等9个功能子模块组成。
PC104总结（推荐阅读）
PC104总结（推荐阅读）第一篇：PC104总结PC104简介PC/104总线是一种专门为嵌入式控制而定义的工业控制总线。
采用PC/104 结构的系统一般具有如下特点：（1）小尺寸结构：标准模块的机械尺寸是3.6X3.8英寸，即96X90mm；（2）堆栈式连接：去掉总线背板和插板滑道，总线以“针”和“孔”形式层叠连接，即PC/104总线模块之间总线的连接是通过上层的针和下层的孔相互连接，这种层叠式封装有极好的抗震性。
（3）轻松总线驱动：减少元件数量和电源消耗，4mA总线驱动即可使模块。
PC104端口线PC/104总线信号定义和功能与它们在ISA总线相应部分是完全相同的。
104根线分为5类：地址线、数据线、控制线、时钟线、电源线。
现简要介绍如下1）地址线SA0～SA19和LA17～LA23：SA0～SA19是可锁存的地址信号，LA17～LA23是非锁存信号，由于没有锁存延迟，因而给外设插板提供了一条快捷途径。
SA0～SA19加上LA17～LA23可实现16MB空间寻址（其中SA17～SA19和LA17～LA19是重复的）2）数据线数据线SD0～SD15，其中SD0～SD7位为低8位数据，SD8～SD15为高8位数据。
3）控制线 ANE：地址允许信号，输出线，高电平有效。
ANE=1，表明处于DMA控制周期：ANE=0，表示非DMA 周期。
此信号用来在DMA期间禁止I/O端口的地址译码。
BALE：允许地址锁存，输出线，这信号由总线控制器8288提供，作为CPU地址的有效标志，当BALE为高电平时，将SA0～SA19接到系统总线，其下降沿用来锁存SA0～SA19。
IOR：I/O读命令，输出线，低电平有效，用来把选中的I/O设备的数据读到数据总线上。
在CPU启动的周期，通过地址线选择I/O：在DMA周期，I/O设备由DACK选择。
IOW：I/O写命令，输出线，低电平有效，用来把数据总线上的数据写入被选中的I/O端口。
基于PC104总线的实时信号采集处理系统
基于PC104总线的实时信号采集处理系统作者：付霖宇程永茂张鑫刘华芹来源：《现代电子技术》2013年第10期摘要：为了满足外场装备检测装置的便携化和信号采集的实时化要求，基于PC104总线的高效数据传输特点，采用了上位机控制板和信号采集板相结合的嵌入式系统搭建方法，在信号采集板中通过FPGA控制逻辑实现了多通道开关、信号调理电路和A/D转换器的配置，并把采集的信号数据传输给上位机控制板进行实时显示。
应用结果表明，该实时信号采集处理系统操作简单，具有较高的实时性和稳定性。
关键词： PC104； FPGA；数据采集；嵌入式系统；逻辑控制中图分类号： TN911⁃34 文献标识码： A 文章编号： 1004⁃373X（2013）10⁃0150⁃030 引言PC104是嵌入式工控机的一种，其外部总线接口为PC104总线。
使用堆叠的方式可以将多个PC104主板结合到一起，并通过螺栓固定，保证系统的牢固可靠，应对恶劣的使用环境。
由于PC104具有功耗低，体积小，扩展性高，功能强大等优点，其已经在航空航天、军用武器装备、工业控制等领域得到了广泛的使用[1⁃2]。
在对武器装备进行测试维护时，经常需要对设备中的各类模拟信号进行分析，从而对武器系统的运行情况做出判断。
目前常见的测试设备往往实时性不高，无法更多地进行人机交互。
同时由于测试设备体积过于庞大，并不方便在外场对武器装备进行直接的测试和维护。
随着现阶段军用装备外场测试的信息化程度逐渐提高，迫切需要研制出体积小、结构紧凑的便携式实时测试设备[3]。
目前主流的实时信号采集方式是通过高速A/D转换器件来完成的，其优点是信号精度高，实时的信号采集带来了大量的数据需要处理，对后端的信号处理系统提出了较高的要求。
因此本文搭建了基于PC104总线的实时信号采集处理系统，凭借FPGA的高速处理能力控制A/D转换器完成数据的采集，并通过PC104总线将数据提供给上位机完成用户对实时信号的监测。
ISA(PC104)总线信号时序简介
ISA(PC/104) 总线信号时序简介SBS Science & Technology Co., Ltd.APPN-002ISA(PC/104)总线信号时序简介目录1.0 ISA概况 2.0 ISA文献2.1 ISA规范 2.2 ISA书籍3.0 ISA结构形式 4.0 PC/104结构形式 5.0 ISA信号描述 6.0 ISA时序图 7.0 ISA信号用法 8.0 ISA连接器引脚 9.0 PC/104总线连接引脚盛博科技1APPN-002ISA(PC/104)总线信号时序简介1.0 ISA 概况ISA总线 即工业标准结构 Industry Standard Architecture 十世纪八十年代早期IBM在佛罗里达州Boca Raton研发实验室 出的个人电脑 其中包括了8位ISA总线 1984年 最早起源于二 IBM于1981年推IBM推出了PC-AT 这是第一个全面实现16位结构的ISA总线 IBM最初命名的 AT总线 首先被记录于IBM出版的 The PC-AT TechnicalReference 上 此书包括了图表和BIOS清单 这样类似于康柏的其它公司很容易 就生产出了IBM兼容的产品 由于IBM将 AT总线”作为一项商标进行保护 其它生产兼容IBM产品的公司就不能使用 AT总线 这个名称 结果 人们在行业 中创造了 ISA 并将其作为这种总线的新名称 这个名称最后被包括IBM在内的所有公司采用 尽管 The PC-AT Technical Reference 包含了详细的图表和BIOS清单 但其 因未包含严格的时序 规范及其它必要条件而未成为一个很好的总线规范 结果 对ISA各种各样的实现造成了一些产品之间的兼容性问题 的问题 迄今为止 渐渐形成了许多ISA总线规范 但是不幸的是 为了减轻因兼容造成 这些规范也不尽相同没有产生出一个完全统一的ISA总线规范2.0 ISA 文献2.1 ISA 规范有关ISA总线规范的文档有如下几篇 EISA Specification, Version 3.12――这篇文档包括ISA总线规范 并规定了 扩展工业标准结构 定义了ISA总线上32位扩展 IEEE Draft Standard P996 这篇文档描写了标准PC类系统的机械和电 子规范 通过/.付费可以向IEEE订购 PS/2 Technical Reference 这篇来自IBM的文档内容包括在一些IBM计 算机PS/2线上使用ISA总线的信号定义和时序图2.2 ISA书籍两本对ISA总线进行了详细描述的书是 ISA & EISA Theory and Operation, by Edward Solari. (Annabooks) (ISBN 0-929392-15-9) ISA System Architecture, by Don Anderson and Tom Shanley. (MindShare) (ISBN 0-201-40996-8)盛博科技2APPN-002ISA(PC/104)总线信号时序简介3.0 ISA结构形式8 位卡:(At the card)(At the computer)16 位卡:(At the card)(At the computer)盛博科技3APPN-002ISA(PC/104)总线信号时序简介4.0 PC/104结构形式与ISA板不同 义相同PC/104 8位/16位总线模块具有同样尺寸 全为地 Gnd与ISA板总线信号定但多A32/B32;C0/D0;C19/D19引脚盛博科技4APPN-002ISA(PC/104)总线信号时序简介5.0 ISA 信号描述SA19-SA0System Address 地址位19:0用于对系统中内存和I/O设备的寻址 内存寻址时 使用SA19:SA0配合LA23:LA17 能寻址多达16兆的内存 低16位,可以用来定位64K的I/O地址 号在BALE为高时有效 持有效 SA19是最高位 I/O寻址中 只使用 地址信SA0为最低位而由BALE的下降沿锁定通过读或写命令使信号保 但也可以由ISA这些信号通常由系统微处理器或DMA控制器驱动扩展板的Bus Master 来取得ISA总线的控制权LA23-LA17Unlatched Address 23:17位是系统中内存地址 址多达16兆的内存 它们和SA19:SA0可以共同寻 由于它们是非锁存的 当BALE为高时这些信号才有效故在整个总线周期中它们并不总是保持有效状态 用BALE下降沿锁存这些信 号的译码AENAddress Enable 用于DMA传送过程中关闭总线系统微处理器和其它设备的 传送通道 制 当AEN有效时 总线上的地址 数据和读写信号由DMA控制器控 以防止DMA周期中出现不正确ISA扩展板的片选译码应包含AEN信号的片选BALEBuffered Address Latch Enable 用来锁存LA23:LA17信号或者译码这些信号 BALE下降沿用于锁存LA23:LA17 在DMA周期中BALE被强制为高 此信号 与AEN并用时表明一个有效的微处理器或DMA地址CLKSystem Clock 是一个自行运转的时钟 它的频率一般在7MHz到10MHz之间 系统时钟在一些ISA板的应用中保证与 该频率值在ISA标准中并未严格定义 系统微处理器的同步工作盛博科技5APPN-002ISA(PC/104)总线信号时序简介SD15 - SD0System Data SD15:SD0是ISA总线上的数据总线 最低位 8位设备的数据传送通过SD7:SD0来完成 其中SD15是最高位 SD0是 SD15:SD0则用于传送16位设备的数据 当16位设备向8位设备传送数据时 需将16位信号转换成两个8位 周期通过SD7:SD0来进行传送-DACK0 to -DACK3 and -DACK5 to -DACK7DMA Acknowledge 0:3和5:7分别被用来确认DRQ0:DRQ3和DRQ5:DRQ7的 DMA请求DRQ0 to DRQ3 and DRQ5 to DRQ7DMA Requests 用于ISA板向DMA控制器提出服务请求 或者Bus Master设备 申请总线控制权的请求 多个DMA请求可能同时断定有效 发出请求的设备必须保持请求信号有效直到系统板发出相应的DACK信号-I/O CH CKI/O Channel Check I/O CH CK由ISA板生成进而引发非屏蔽中断 时表明发现了不可恢复的错误 当它有效I/O CH RDYI/O Channel Ready 允许较慢速ISA板通过插入等待状态 延长I/O或内存读写 周期 好 I/O CH RDY通常处于高 以插入等待状态 就绪 ISA板将I/O CH RDY拉低 未准备使用I/O CH RDY插入等待状态的设备需可以完成读写周期时 地址译码和读/写信号有效后立即使I/O CH RDY信号为低 当设备释 放 I/O CH RDY回高-IORI/O Read 线上 由总线控制设备驱动 并且指令所选的I/O设备将数据读到数据总-IOWI/O Write 由总线控制设备驱动 指令所选的I/O设备从数据总线上获取数据盛博科技6APPN-002ISA(PC/104)总线信号时序简介IRQ3 to IRQ7 and IRQ9 to IRQ12 and IRQ14 to IRQ15Interrupt Requests 向系统微处理器发出信号 提示来自ISA板的请求 当IRQ 线由低向高跳变时产生中断请求 请求必须一直保持为高直到CPU通过其中断 服务程序确认了这个请求 请求有不同的优先权 来自IRQ9:IRQ12 而来自IRQ3:IRQ 7IRQ14 :IRQ15的请求优先被处理 的请求较后处理 IRQ7优先级最低IRQ9优先级最高-SMEMRSystem Memory Read 指令一个所选定的Memory设备将数据送到数据总线 该信号仅在对1M以内的Memory空间读时才有效 SMEMR来源于MEMR及低 于1兆的存储译码-SMEMWSystem Memory Write 指令将当前数据总线上的数据写入一个所选定的 Memory设备 该信号仅在对1M以内的Memory空间写时才有效 SMEMR来源 于MEMR及低于1兆的存储译码-MEMRMemory Read 指令将一个所选定的Memory设备数据读出送到数据总线 它在 整个Memory存储读周期中都有效-MEMWMemory Write 指令将当前数据总线上的数据存储到一个所选定的Memory设 备中 它在整个Memory存储写周期中都有效-REFRESHMemory Refresh 该信号为低时表明正在进行内存刷新操作OSCOscillator 是一个时间段为70毫微秒的时钟(14.31818 MHz) 该信号与系统时 钟不同步盛博科技7APPN-002ISA(PC/104)总线信号时序简介RESET DRVReset Drive在电源开启或系统复位时来复位或初始化系统逻辑 高电平有效TCTerminal Count 在DMA通道操作中当计数完成时产生的终端计数信号-MASTERMaster 和DRQ线一起获得ISA板上ISA总线的控制权 后 权 设备将MASTER信号拉低 在此状态下 使得其获得系统地址 当接收到一个DACK 数据和控制线的控制 在读/设备将在驱动地址和数据线之前等待一个时钟周期写命令之前等待两个时钟周期-MEM CS16Memory Chip Select 16 ISA板将该信号拉低以指示这是一个16位的Memory读 写操作 它由LA23:LA17地址线译码来驱动-I/O CS16I/O Chip Select 16 I/O设备将该信号拉低以指示这是一个16位的Memory读写操 作 它由SA15:SA0地址线译码来驱动-0WSZero Wait State 由一个总线从设备驱动使其拉低 状态即可完成一个总线周期 由地址译码产生 说明不插入任何额外等待 -OWS 完成一个无需等待的16位Memory周期-SBHESystem Byte High Enable 该信号为低时表明数据在数据总线高位部分传送(D15 至 D8)盛博科技8APPN-002ISA(PC/104)总线信号时序简介6.0 ISA总线时序图8位 I/O 总线周期BALE SA(15:0) -SBHE -IOR/W SD(7:0) (READ) SD(7:0) (WRITE) I/OCHRDY ________ __| |_________________________________________ _ ______________________________________________ __ _><______________________________________________><__ ______________ _______ |______________________________| _____________ -------------------------------------<_____________>__________________________________ ----------------<__________________________________>__________________ _ _ _ _ _ _ _ _ _ _ _ _ _________ |________________________|8 位 Memory 总线循环_____ ________| |______________________________________ _ ________________ ________________________________ LA(23:17) _><________________><________________________________ _______ ________________________________________ __ SA(19:0) _______><________________________________________><__ ______________ _______ -MEMR/W |______________________________| _____________ SD(7:0) -------------------------------------<_____________>(READ) __________________________________ SD(7:0) ----------------<__________________________________>(WRITE) __________________ _ _ _ _ _ _ _ _ _ _ _ _ _________ I/OCHRDY |________________________| BALE盛博科技916位I/O总线周期________BALE ______________| |_____________________________ _____________ __________________________________ __ SA(15:0) _____________><__________________________________><__ _________________ ___ -IOCS16 |_______________________________|_____________________ ______ -IOR/W |________________________|__________________SD(15:0) -----------------------------<__________________>---- (READ)________________________SD(15:0) -----------------------<________________________>---- (WRITE)_______________________ _ _ _ _ _ _ _ _ _ _ ______I/OCHRDY |___________________|16位Memory总线周期1个或多个等待状态______BALE _________________| |____________________________ ___ ________________________ ______________________ LA(23:17) ___><________________________><______________________ ________________ ________________________________ _ SA(19:0) ________________><________________________________><_ _______ ______________________ -MEMCS16 |______________________|________________________ ______ -MEMR/W |_____________________|_______________SD(15:0) --------------------------------<_______________>---- (READ)_____________________SD(15:0) --------------------------<_____________________>---- (WRITE)__________________________ _ _ _ _ _ _ _ _ __________ I/OCHRDY |_______________|6位Memory总线周期0等待状态______BALE _________________| |____________________________ ___ ________________________ ______________________ LA(23:17) ___><________________________><______________________ ________________ _________________________ ________ SA(19:0) ________________><_________________________><________ _______ ______________________ -MEMCS16 |______________________|_________________________ ______________________ -0WS |____|________________________ ________________ -MEMR/W |___________|______SD(15:0) --------------------------------<______>------------- (READ)____________SD(15:0) --------------------------<____________>------------- (WRITE)DMA读______________DRQ(n) __| |___________________________________ _______________ __________ -DACK(n) |__________________________|____________________________________AEN,BALE ________| |_______ _______________ ___________________________ _______ SA(15:0) _______________><___________________________><_______ -SBHE________________ ________________________ _________ SA(19:16) ________________><________________________><_________ LA(23:17)____________________ __________ -MEMR |_____________________|____________SD(15:0) -------------------------------<____________>-------- ______________________ ___________ -IOW |__________________|__________TC _______________________________| |__________ ________________________ _____________________ I/OCHRDY |______|DMA写______________DRQ(n) __| |___________________________________ _______________ __________ -DACK(n) |__________________________|____________________________________AEN,BALE ________| |_______ _______________ ___________________________ _______ SA(15:0) _______________><___________________________><_______ -SBHE________________ ________________________ _________ SA(19:16) ________________><________________________><_________ LA(23:17)____________________ __________ -IOR |_____________________|____________SD(15:0) -------------------------------<____________>-------- ______________________ ___________ -MEMW |__________________|__________TC _______________________________| |__________ ________________________ _____________________ I/OCHRDY |______|Bus Master周期___________________________________DRQ(n) __| |______________ _______________ __________ -DACK(n) |__________________________|__________________ _______ -MASTER |__________________________|__________________ _______ AEN ________| |__________________________| |_ _____________________________________________________ BALE ________| |_ ________________________ ___________ ______________ SA(19:0) ________________________><___________><_______________ -SBHE________________________ ___________ ______________ LA(23:17) ________________________><___________><___________________________________________ _________________ -IOR,-IOW |_____|-MEMR,-MEMW_____SD(15:0) -------------------------------<_____>---------------内存刷新周期_______________ _______________ -REFRESH |_____________________|_________________ ____________ ____________________ SA(9:0) _________________><____________><____________________ ______________________ ________________ -SMEMR |_____________|_________________________ _ _ _ _ ___________________ I/OCHRDY |_______|7.0 ISA信号用法图例I/O = 输入/输出I = 输入O = 输出- = 不需要的信号I/O出现在括号里表明这个信号是可选信号下表是ISA系统板上典型的信号使用情况Signal Name System Board Usage Signal Name System BoardUsageAEN O-MEM CS16 I/O BALE O-MEMR I/O CLK O-MEMW I/O -DACK O OSC O DRQ I-REFRESH I/O -IO CS16 I RESET DRV O -I/O CH CK I SA I/O I/O CH RDY I/O SD I/O -IOR I/O-SBHE I/O -IOW I/O-SMEMR I/O IRQ I-SMEMW I/O LA I/O TC I/O -MASTER I-0WS I下表是ISA扩展板上典型的信号使用的情况Signal Name ISA BusMasterISA 16-bitMem SlaveISA 16-bitI/O SlaveISA 8-bitMem SlaveISA 8-bitI/O SlaveISA DMADeviceAEN --I-I-BALE -I-(I)--CLK (I)(I)(I)(I)(I)(I) -DACK I----I DRQ O----O -IO CS16 I-O----I/O CH CK(O)(O)(O)(O)(O)(O) I/O CH DY I(O)(O)(O)(O)--IOR O-I-I I -IOW O-I-I I IRQ (O)(O)(O)(O)(O)(O) LA(23:17) O I-(I)---MASTER O------MEM CS16 I0-----MEMR O I-(I)---MEMW O I-(I)--OSC (I)(I)(I)(I)(I)(I) -REFRESH (O)I-I--RESET DRV I I I I I I SA(16:0) O I I I I-SA(19:17) -(I)-(I)--SD(7:0) I/O I/O I/O I/O I/O I/O SD(15:8) I/O I/O I/O--(I/O) -SBHE O I I----SMEMR ---I---SMEMW ---I--TC -----(I) -0WS -(O)-(O)(O)-8.0 ISA 连接引脚Signal Name Pin Pin Signal Name Ground B1A1-I/O CH CK RESET DRV B2A2SD7+5 V dc B3A3SD6IRQ 9B4A4SD5-5 V dc B5A5SD4DRQ2B6A6SD3-12 V dc B7A7SD2-0WS B8A8SD1+12 V dc B9A9SD0Ground B10A10I/O CH RDY -SMEMW B11A11AEN-SMEMR B12A12SA19-IOW B13A13SA18-IOR B14A14SA17-DACK3B15A15SA16DRQ3B16A16SA15-DACK1B17A17SA14DRQ1B18A18SA13-REFRESH B19A19SA12 CLK B20A20SA11IRQ7B21A21SA10IRQ6B22A22SA9IRQ5B23A23SA8IRQ4B24A24SA7IRQ3B25A25SA6-DACK2B26A26SA5TC B27A27SA4BALE B28A28SA3+5 V dc B29A29SA2OSC B30A30SA1Ground B31A31SA0Key Signal Name Pin Pin Signal Name -MEM CS16D1C1-SBHE-IO CS16D2C2LA23IRQ10D3C3LA22IRQ11D4C4LA21IRQ12D5C5LA20IRQ15D6C6LA19IRQ14D7C7LA18-DACK0D8C8LA17DRQ0D9C9-MEMR -DACK5D10C10-MEMWDRQ5D11C11SD08-DACK6D12C12SD09DRQ6D13C13SD10-DACK7D14C14SD11DRQ7D15C15SD12+5 V dc D16C16SD13-MASTER D17C17SD14Ground D18C18SD159.0 PC/104总线引脚引脚信号名用途In/OutA1 -IOCHCK Bus NMI input INA2 SD7 Data Bit 7 I/OA3 SD6 Data Bit 6 I/OA4 SD5 Data Bit 5 I/OA5 SD4 Data Bit 4 I/OA6 SD3 Data Bit 3 I/OA7 SD2 Data Bit 2 I/OA8 SD1 Data Bit 1 I/OA9 SD0 Data Bit 0 I/OA10 IOCHRDY Processor Ready Ctrl INEnable I/O A11 AEN AddressA12 SA19 Address Bit 19 I/OA13 SA18 Address Bit 18 I/OA14 SA17 Address Bit 17 I/OA15 SA16 Address Bit 16 I/OA16 SA15 Address Bit 15 I/OA17 SA14 Address Bit 14 I/OA18 SA13 Address Bit 13 I/OA19 SA12 Address Bit 12 I/OA20 SA11 Address Bit 11 I/OA21 SA10 Address Bit 10 I/OA22 SA9 Address Bit 9 I/OA23 SA8 Address Bit 8 I/OA24 SA7 Address Bit 7 I/OA25 SA6 Address Bit 6 I/OA26 SA5 Address Bit 5 I/OA27 SA4 Address Bit 4 I/OA28 SA3 Address Bit 3 I/OA29 SA2 Address Bit 2 I/OA30 SA1 Address Bit 1 I/OA31 SA0 Address Bit 0 I/OA32 GND Ground N/APC/104总线接口P1A引脚信号名用途In/OutB1 GND Ground N/AReset OUT B2 RESET SystemPower N/A B3 +5V +5vB4 IRQ9 Int Request 9 INPower N/A B5 -5V -5vB6 DRQ2 DMA Request 2 INPower N/A B7 -12V -12vB8 ENDXFR Zero wait state INPower N/A B9 +12V +12vPin N/A B10 N/A KeyB11 -SMEMW Mem Wrt, Io 1M I/OB12 -SMEMR Mem Rd, Io 1M I/OWrite I/O B13 -IOW I/Oread I/O B14 -IOR I/OB15 -DACK3 DMA Ack 3 OUTB16 DRQ3 DMA request 3 INB17 -DACK1 DMA Ack 1 OUTB18 DRQ1 DMA request 1 INB19 -REFRESH MemoryRefresh I/OClock OUTB20 SYSCLK SysB21 IRQ7 Int Request 7 INB22 IRQ6 Int Request 6 INB23 IRQ5 Int Request 5 INB24 IRQ4 Int Request 4 INB25 IRQ3 Int Request 3 INB26 -DACK2 DMA Ack 2 OUTCount OUT B27 T/C TerminalB28 BALE Addrs Latch En OUTPower N/A B29 +5V +5vClk OUT B30 OSC 14.3MHzB31 GND Ground N/A B32 GND Ground N/APC/104总线接口P1B引脚信号名用途In/OutC0 GND Ground N/A C1 SBHE Bus High Enable I/OC2 LA23 Address bit 23 I/OC3 LA22 Address bit 22 I/OC4 LA21 Address bit 21 I/OC5 LA20 Address bit 20 I/OC6 LA19 Address bit 19 I/OC7 LA18 Address bit 18 I/OC8 LA17 Address bit 17 I/ORead I/O C9 -MEMR MemoryWrite I/OC10 -MEMW MemoryC11 SD8 Date Bit 8 I/OC12 SD9 Date Bit 9 I/OC13 SD10 Date Bit 10 I/OC14 SD11 Date Bit 11 I/OC15 SD12 Date Bit 12 I/OC16 SD13 Date Bit 13 I/OC17 SD14 Date Bit 14 I/OC18 SD15 Date Bit 15 I/OPin N/AC19 Key KeyPC/104总线接口P2C引脚信号名用途In/OutD0 GND Ground N/A D1 -MEMCS16 16-bit Mem Access IND2 -IOCS16 16-bit I/O Access IND3 IRQ10 Interrupt Request 10 IND4 IRQ11 Interrupt Request 11 IND5 **D6 IRQ15 Interrupt Request 15 IND7 IRQ14 Interrupt Request 14 IND8 -DACK0 DMA Acknowledge 0 OUTD9 DRQ0 DMA Request 0 IND10 -DACK5 DMA Acknowledge 5 OUTD11 DRQ5 DMA Request 5 IND12 -DACK6 DMA Acknowledge 6 OUTD13 DRQ6 DMA Request 6 IND14 -DACK7 DMA Acknowledge 7 OUTD15 DRQ7 DMA Request 7 INPower N/A D16 +5V +5VD17 -MASTER Bus Master Assert IND18 GND Ground N/A D19 GND Ground N/APC/104总线接口P2D。
第8章 基于PC104架构的嵌入式通信系统
5
8.2 PC/104标准
➢ 引脚信号
6
8.2 PC/104标准
➢ 引脚信号
下面对部分引脚信号做简要说明：
(1) D7～DO：8位数据线，双向，三态。
(2) A19～A0：20位地址线，输出。
信号名称 GND GND GND GND GND
17
8.5 PC/104的开发环境与编程
➢ QNX概述
QNX操作系统是一个分布式网络实时操作系统，它是加拿大Quantum Software Systems公司的产品。
• QNX特点 QNX操作系统最突出的特点是，它是一个真正的分布式网络操作系统。 它的网络功能最大程度地实现了资源共享，并对网络上的每个结点资源透 明存取，任务可共享网上所有资源。在资源使用时，只要在资源名前加入 结点号即可，如果不在同一结点，QNX内核在网上通过消息实现不同结点 通信。 此外，QNX提倡把一个任务划分为多个子任务。每个进程执行一个子 任务，由协同操作的进程组共同完成整个任务。
Data Set Ready
In
6
6
3
RXD
Receive Data
In
3
2
4
RTS
Request To Send
Out
4
7
5
TXD
Transmit Data
Out
2
3
6
CTS
Clear To Send
In
5
8
7
DTR
Data Terminal Ready
PC104概述
第一部分：基础篇PC/104是一种专门为嵌入式系统而设计的工业控制总线，由于它具有体积小巧、可靠性高、功耗低的特点，非常适合嵌入式PC系统的设计使用，因此自上个世纪80年代末诞生以来，得到了广大用户以及嵌入式PC系统制造商的欢迎，近年来发展非常迅猛，用户群已经扩展到航空航天、工业控制、仪器仪表、车辆船舶、铁路系统、石化、采矿、通讯、军事装备等众多应用领域。
PC/104在欧美的应用已经非常成熟，生产厂商众多。
在国内的应用也处于快速发展阶段。
PC/104的发展前景非常看好。
本篇从PC/104的起源和发展讲起，对PC/104和嵌入式系统的关系、PC/104的特点、PC/104的发展前景、国际PC/104协会、PC/104、PC/104+、PCI-104等三个规范的主要内容进行了详细描述，以期使大家对PC/104有一个完整全面的认识。
第一章 PC/104概述第一节嵌入式系统概述一、嵌入式系统的定义关于嵌入式系统的定义一直是一个有争议的话题，存在着不同的看法及观点，这反映了人们由于观察的角度不同，看问题的立足点不一样，因而对嵌入式系统的认识不尽相同。
但从广义的角度来看，嵌入式系统一般是指，“以应用为中心、以计算机技术为基础、软件硬件可裁剪、适应应用系统对功能、可靠性、成本、体积、功耗严格要求的专用计算机系统”。
这个定义从广义的角度上把握了嵌入式系统的基本特征，涵盖面较广，为我们认识嵌入式系统的本质，提供了有价值的参考。
要理解嵌入式系统，需要着重把握以下几点：（一）应用特性所有的嵌入式系统都是从特定的应用出发而设计的专门的系统，这就区别于传统的通用型计算机系统。
这一特点决定了嵌入式系统的多样性，因为用户的应用永远是丰富多彩的。
人们从实际应用出发，设计出了形形色色的嵌入式系统，同时也拓展了嵌入式系统广泛的应用领域。
进入后PC时代以来，基于具体应用的嵌入式系统发展风起云涌，波澜壮阔，其应用领域远远超出了通用型计算机系统，而且还在不断拓展。
PC104总线规范
PC/104 SpecificationVersion 2.5November 2003Please NoteThis specification is subject to change without notice. While every effort has been made to ensure the accuracy of the material contained within this document, the PC/104 Embedded Consortium shall under no circumstances be liable for incidental or consequential damages or related expenses resulting from the use of this specification. If errors are found, please notify the PC/104 Embedded Consortium.PC/104is a trademark of the PC/104 Embedded Consortium. All other marks are the property of their respective companies.Copyright 1992-2003, PC/104 Embedded ConsortiumREVISION HISTORYVersion 1.0, March 1992 - Initial release.Version 2.1, July 1994- Revised specification incorporating changes to conform with IEEEP996.1 draft version D1.00:a. Changed bus options. Eliminated the "option 2" configurations having right-angle P1 and P2connectors. Created new "option 2" configurations similar to "option 1,” but without thestackthrough pins. Added a statement indicating that a P2 connector may be included on 8- bit modules, if desired.b. Added two additional mounting holes to 8-bit bus versions, making the mounting holepatterns of both 8- and 16-bit modules identical.c. Added an I/O connector region along the bus edge of the module.d. Increased widths of I/O mating-connector regions from 0.4" to 0.5".e. Changed lengths of I/O mating-connector regions so that their edges align with the outeredges of the annular rings of adjacent mounting holes.f. Reduced the bus drive requirement on the signals that had been specified at 6 mA to 4 mA.g. Added specification of module power requirements.h. In Appendix C, Section 3, changed minimum value of pullup resistance on shared interruptline from 10K to 15K ohms.i. Added a section defining levels of PC/104 conformance.Version 2.2, September 1994a. Added correction sheet showing revised schematic for Appendix C.Version 2.3, June 1996a. Incorporated correction to Appendix C schematic.b. Changed P2 connector Pin 1 designation in 16-bit module dimension drawings.c. Added metric dimensions, including metric versions of module dimension drawings.d. Minor formatting changes.Version 2.4, August 2001a. Added Appendix D Connector Specifications.b. Removed all specific company references.c. Corrected Consortium address and phone numbersd. Added new reference for ISA specificatione. Cleaned up mechanical drawingsVersion 2.5, November 2003a. Reformatted and updated1. New Chapter 2 “ISA Signal Definition” has been added2. Chapter 3 “Electrical Specification” is now Chapter 4.3. Chapter 4 “Levels of Conformance” is now Chapter 5.4. Appendix D “Connector Specifications has been combined with Appendix Ab.Signal names have been updated to reflect the names referenced in Edward Solari’s book “ISA &EISA Theory & Operation”1. IOCHCHK* relabeled to IOCHK*2. RESETDRV relabeled to RESET3. ENDXFR* relabeled to SRDY*4. SYSCLK relabeled to BCLK5. MASTER* relabeled to MASTER16*c. Mechanical drawings have been redone in AutoCAD showing both English and Metric units.d.Contact finish female interface has been changed from 20 micoinches minimum to 15 microinches inFigure 5e.Mechanical performance withdrawal force has been change from 1 ounce minimum average to 1ounce per pin minimum in Figure 5TABLE OF CONTENTS1. INTRODUCTION... (1)1.1 References ... (1)1.2 Contact Information ... (2)2. MECHANICAL SPECIFICATIONS... .. (3)2.1 Module Dimensions ... (3)2.2 Module Stack Options... (3)2.3 Key Locations ... (3)3. ISA SIGNAL DEFINITION ... (5)3.1 Address and Data ... . (5)3.2 Cycle Control ... . (5)3.3 Bus Control ... .. (6)3.4 Interrupt... .. (6)3.5 DMA ... (6)4. ELECTRICAL SPECIFICATIONS ... (7)4.1 Signal Assignments... .. (7)4.2 Added Grounds ... . (7)4.3 AC Signal Timing ... (7)4.4 DC Signal Levels ... . (7)4.5 Bus Drive Current ... (7)4.6 Interrupt-Sharing Option ... . (8)4.7 Bus Termination Option ... .. (8)4.8 Module Power Requirements... . (8)5. LEVELS OF CONFORMANCE ... .. (9)5.1 PC/104 "Compliant" ... .. (9)5.2 PC/104 "Bus-compatible" ... .. (9)APPENDICIESA. MECHANICAL DIMENSIONS... .......................................................................................... .. A-1B. BUS SIGNAL ASSIGNMENTS... .......................................................................................... .. B-1C. INTERRUPT-SHARING OPTION ... ................................................................................... ... C-1 C.1 Introduction ... ....................................................................................................................... .. C-2 C.2 Recommended Circuit ... ..................................................................................................... ... C-2 C.3 Restrictions ... ........................................................................................................................ .. C-3 C.4 "ISA Compatibility" Option Jumper ... ............................................................................... ... C-3TABLE OF FIGURESFigure 1: A Possible Module Stack Configuration ... ............................................................................. . 4 Figure 2: PC/104 8-bit Module Dimensions ...................................................................................... . A-2 Figure 3: PC/104 16-bit Module Dimensions ... ............................................................................... .. A-3 Figure 4: 8-bit and 16-bit ISA Bus Connector Dimensions ... ......................................................... .. A-4 Figure 5: 8-bit and 16-bit ISA Bus Connector Specifications ... ....................................................... . A-5 Figure 6: Typical Interrupt-Sharing Circuit ... ................................................................................... .. C-2TABLE OF TABLESTable 1: Module Power Requirements ... ............................................................................................ . 8 Table 2: 8-bit and 16-bit ISA Bus Signal Assignments ... ............................................................. .. B-2PC/104 SPECIFICATIONVersion 2.5 - March 20031. INTRODUCTIONWhile the PC and PC/AT architectures have become extremely popular in both general purpose (desktop) and dedicated (non-desktop) applications, its use in embedded microcomputer applications has been limited due to the large size of standard PC and PC/AT motherboards and expansion cards.This document supplies the mechanical and electrical specifications for a compact version of the ISA (PC and PC/AT) bus, optimized for the unique requirements of embedded systems applications. The specification is herein referred to as "PC/104," based on the 104 signalcontacts on the two bus connectors (64 pins on P1, plus 40 pins on P2).Briefly, the needs of embedded applications have been satisfied by PC/104, through the following key differences from standard ISA bus:■ Reducing the form-factor, to 3.550 by 3.775 inches (90 by 96 mm).■ Eliminating the need for backplanes or card cages, through its self-stacking bus.■ Minimizing component count and power consumption (to typically 1-2 Watts per module), by reducing required bus drive on most signals to 4 mA.PC/104 specifies two module versions —8-bit and 16-bit —which correspond to the PC and PC/AT bus implementations, respectively.1.1 ReferencesThe remainder of this specification covers the differences from the ISA bus as detailed inEdward Solari’s book ISA and EISA Theory and Operation published by Annabooks.Designers of modules and systems based on PC/104 should be familiar with the ISA specification. It is available from:Annabooks12860 Danielson CourtPoway, CA USA 92064Tel 800.462.1042 or 858.435.2000Fax 858.391.5616On the web at 1.2 Contact InformationIf errors are found in this document, please send a written copy of the suggested corrections to:PC/104 Embedded ConsortiumP.O. Box 78008San Francisco, CA 94107-8008Tel 415.243.2104Fax 415.836.9094E-mail info@Website 2. MECHANICAL SPECIFICATIONS2.1 Module DimensionsPC/104 modules can be of two bus types, 8-bit and 16-bit. These correspond to the PC andPC/AT buses, respectively. The detailed mechanical dimensions of these two PC/104 bus types are provided in Appendix A.2.2 Module Stack OptionsAs shown in the figures in Appendix A, each of the two bus types (8-bit and 16-bit) offers two bus options, according to whether or not the P1 and P2 bus connectors extend through the module as "stackthrough" connectors. These options are provided to help meet the tight space requirements of embedded applications.Figure 1 illustrates a typical module stack including both 8- and 16-bit modules, and shows the use of both the "stackthrough" and "non-stackthrough" bus options. As shown in Figure 1, when 8- and 16-bit modules are combined in a stack, the 16-bit modules must be stacked below (i.e., on the "secondary side" of) the 8-bit modules. A "passive" P2 bus connector may optionally be included in the design of 8-bit modules, to allow the use of these modules anywhere in a stack.2.3 Key LocationsKey locations - consisting of omitted pins on P1 and P2, and plugged holes on J1 and J2 - have been designated on each bus connector, to help assure proper connector mating. See AppendixB.Figure 1: A Possible Module Stack Configuration8-BIT (ISA)PC/104MODULE16-BIT (ISA)PC/104MODULE16-BIT (ISA)PC/104MODULEA3. ISA SIGNAL DEFINITIONFor full details on the electrical requirements for the ISA bus and a complete description of ISA bus signal definitions, reference Edward Solari’s book ISA and EISA Theory and Operation3.1 Address and DataBALE Bus Address Latch Enable line is driven by the platform CPU to indicate whenSA<19:0>, LA<23:17>, AENx, and SBHE# are valid. It is also driven to a logical onewhen an ISA add-on card or DMA controller owns the bus.SA<19:0> Address lines are driven by the ISA bus master to define the lower 20 addresssignal lines needed for the lower 1 MB of the memory address space.LA<23:17> Latched Address lines are driven by the ISA bus master or DMA controler toprovide the additional address lines required for the 16 MB memory address space.SBHE# System Byte High Enable line is driven by the ISA bus master to indicate thatvalid data resides on the SD<15:8> lines.AENx Address Enable line is driven by the platform circuity as an indication to ISAresources not to respond to the ADDRESS and I/O COMMAND lines. This line is themethod by which I/O resources are informed that a DMA transfer cycle is occurring andthat only the I/O resource with an active DACKx# signal line can respond to the I/Osignal lines.SD<15:0> Data lines 0 - 7 or 8 - 15 are driven for an 8 data bit cycle, and 0 - 15 are drivenfor a 16 data bit cycle.3.2 Cycle ControlMEMR# Memory Read line is driven by the ISA bus master or DMA controller to request a memory resource to drive data onto the bus during the cycle.SMEMR# System Memory Read line is to request a memory resource to drive data onto thebus during the cycle. This line is active when MEMR# is active and theLA<23:20> signal lines indicate the first 1 MB of address space.MEMW# Memory Write line is to request a memory resource to accept data from the datalines.SMEMW# System Memory Write line is to request a memory resource to drive data onto the bus during the cycle. This line is active when MEMW# is active and theLA<23:20> signal lines indicate the first 1 MB of address space.IOR# I/O Read line is driven by the ISA bus master or DMA controller to request an I/O resource to drive data onto the data bus during the cycle.IOW# I/O Write requests an I/O resource to accept data from the data bus.MEMCS16# Memory Chip Select 16 line is driven by the memory resource to indicate that it is an ISA resource that supports a 16 data bit access cycle. It also allows the ISA busmaster to execute shorter cycles.IOCS16# I/O Chip Select 16 line is driven by an I/O resource to indicate that it is an ISAresource that supports a 16 data bit access cycle. It also allows the ISA bus master toexecute shorter default cyclesIOCHRDY I/O Channel Ready line allows resources to indicate to the ISA bus master thatadditional cycle time is required.SRDY# Synchronous Ready (or NOWS# No-Wait-State) line is driven active by theaccessed resource to indicate that an access cycle shorter than the standard accesscycle can be executed.3.3 Bus ControlREFRESH# Memory Refresh is driven by the refresh controller to indicate a refresh cycleMASTER16# MASTER16# line is only driven active by an ISA add-on bus owner card that has been granted bus ownership by the DMA controller.IOCHK# I/O Channel Check line is driven by any resource. It is active for a general error condition that has no specific interpretation.RESET Reset line is driven active by the platform circuitry. Any bus resource that senses an active RESET signal line must immediately tri-state all output drivers and enter theappropriate reset condition.BCLK System Bus Clock line is a clock driven by the platform circuitry. It has a 50% ± approximately 5% (57 to 69 nanoseconds for 8 MHz) duty cycle, at a frequency of 6to 8 MHz (± 500 ppm).OSC Oscillator line is a clock driven by the platform circuitry. It has a 45 - 55 % duty cycle, at a frequency of 14.31818 MHz (± 500 ppm). It is not synchronized to anyother bus signal line.3.4 InterruptIRQx Interrupt Request lines allow add-on cards to request interrupt service by theplatform CPU.3.5 DMADRQx DMA Request lines are driven active by I/O resources to request service by theplatform DMA controller.DACKx# DMA Acknowledge lines are driven active by the platform DMA controller toselect the I/O resource that requested a DMA transfer cycle.TC Terminal Count line is driven by the platform DMA controller to indicate that all the data has been transferred.4. ELECTRICAL SPECIFICATIONS4.1 Signal AssignmentsSignals are assigned in the same order as on the edgecard connectors of ISA, but transformed to the corresponding header connector pins. Signal assignments for the J1/P1 and J2/P2 connectors are given in Appendix B.4.2 Added GroundsSeveral ground pins have been added, to maximize bus integrity. See Appendix B.4.3 AC Signal TimingAll PC/104 bus signals are identical in signal timing to their ISA counterparts.4.4 DC Signal LevelsAll PC/104 bus signal DC logic high and logic low voltage levels are identical to their ISA counterparts.4.5 Bus Drive CurrentTo reduce component count and minimize power consumption and heat dissipation most bus signals have a reduced bus drive requirement of 4 mA. The exception is open collector driven signals which must drive 330 ohm pullup resistors defined by the ISA specification. This allows direct driving of the bus by many ASIC devices, and by HCT family logic.Specifically, the following signals must be driven with devices capable of providing 20 mA sink current (as indicated in ISA):MEMCS16*IOCS16*MASTER16*SRDY*All other signals may be driven with devices capable of providing 4 mA sink current.4.6 Interrupt-Sharing OptionThere is an optional means to share a single bus interrupt line among multiple interrupting devices. Appendix C provides a design guideline which can help ensure compatibility of interrupt-sharing among PC/104 modules.4.7 Bus Termination OptionTermination of the 8-bit and 16-bit ISA bus signals may be desired in some systems to increase data integrity and system reliability. When termination is included, AC termination networks must be used to provide termination close to the characteristic impedance of the signal lines without exceeding the DC output current capabilities of the drivers.As in the ISA standard, the recommended network consists of a resistor-capacitor network of 40- 60 ohms in series with 30-70 pF, connected between each bus signal and ground.Whether termination is needed, and where it should be located, is dependent on the specific system configuration and must be determined by the system designer.4.8 Module Power RequirementsThe operating voltage range and maximum power requirements of each module are given inTable 1. Each module shall not draw more than the operating current indicated. The total power requirement of a PC/104 module stack is the sum of that required by each of the modules in the stack. Operating voltages, which refer to the voltage measured at the appropriate bus connector pins of any given module, are specified to ±5 percent. Only those voltages required by modules in a system need be supplied to the bus.Table 1: Module Power Requirements5. LEVELS OF CONFORMANCEThis section provides terminology intended to assist manufacturers and users of PC/104 bus- compatible products in defining and specifying conformance with the PC/104 Specification. 5.1 PC/104 "Compliant"This refers to "PC/104 form-factor" devices that conform to all non-optional aspects of the PC/104 Specification, including both mechanical and electrical specifications.5.2 PC/104 "Bus-compatible"This refers to devices which are not "PC/104 form-factor" (i.e., do not comply with the module dimensions of the PC/104 Specification), but provide a male or female PC/104 bus connector that meets both the mechanical and electrical specifications provided for the PC/104 bus connector.APPENDIX A MECHANICAL DIMENSIONSFigure 2: PC/104 8-bit Module Dimensions Dimensions are in inches / (millimeters)Figure 3: PC/104 16-bit Module Dimensions Dimensions are in inches / (millimeters)Figure 4: 8-bit and 16-bit ISA Bus Connector Dimensions Dimensions are in inches/(millimeters)Figure 5: 8-bit and 16-bit ISA Bus Connector Specifications MATERIALSHousing:Contact:Solder:Solder Clip:CONTACT FINISHFemale Interface:Male Interface:Solder Tail:Underplate:MECHANICAL PERFORMANCE Insertion Force:Withdrawal Force:Normal Force:Durability:Operating Temp:ELECTRICAL PERFORMANCE Contact Resistance:Current Capacity:Dielectric Strength:Insulation Resistance: High Temp Thermoplastic, UL Rated 94-V0 Phosphor BronzeTin-Lead (63-37), If Applicable Aluminum Alloy, If Applicable15 Microinches Minimum Hard Gold Gold Flash Minimum100 Microinches Minimum Solder50 Microinches Minimum Nickel3.5 Ounce Per Pin Maximum1 Ounce Per Pin Minimum50 Grams Minimum (Per Beam)50 Cycles Minimum-55° C To +85° C<30 Milliohms Maximum1 Amp Continuous Per Pin1000 Vac5,000 Megohms MinimumAPPENDIX BBUS SIGNAL ASSIGNMENTSTable 2: 8-bit and 16-bit ISA Bus Signal AssignmentsNOTES:1. Rows C and D are not required on 8-bit modules. See Section2.2.2. B10 and C19 are key locations. See Section 2.3.3. Signal timing and function are as specified in ISA specification.4. Signal source/sink current differ from ISA values. See Section 4.5.APPENDIX C INTERRUPT-SHARING OPTIONC.1 IntroductionThe Interrupt Request lines (IRQn) on the ISA bus are active high. Consequently, the usual technique of wire-ORing open-collector driven active low bus signals cannot be used forinterrupt-sharing in the PC bus architecture.There is an optional means to share a single bus interrupt line among multiple interrupting devices. This appendix provides design guidelines which can help assure compatibility of interrupt-sharing among PC/104 modules.C.2 Recommended CircuitA circuit similar to that shown in Figure 6 below can provide interrupt-sharing of the active high IRQ signals on the ISA bus, given a few system-level restrictions (see below).NOTE: This recommendation does not comply with the ISA standard, since it is notpossible to implement interrupt-sharing in an ISA compatible manner.C.3 RestrictionsAll bus devices sharing a common interrupt must be equipped with a suitable interrupt-sharing circuit (see the Figure 6, above) and must meet the following two restrictions:■ The interrupt line being shared must not have a pullup resistance (to +5 volts) less than 15k ohms anywhere in the system. (Typically, the pullup resistance is located on the CPUmodule, so this is generally a restriction on the design of the CPU module.) Resistive bustermination will generally violate this restriction; use AC termination instead (Section 4.7).■ The interrupt line being shared must have one (and only one) pulldown resistor (1k ohms) connected between the IRQ line and ground. Resistive bus termination will generallyviolate this restriction; use AC termination instead.C.4 "ISA Compatibility" Option JumperThe ISA specification calls for using a 2.2k pullup resistor on each of the IRQ lines, which violates the 15k minimum pullup resistance allowed with the recommended interrupt-sharing circuit. In systems having this value of pullup, devices with the circuit shown in Figure 6 can be made compatible by disabling their interrupt-sharing circuit. This is accomplished by unshorting both JP1 and JP2, resulting in a normal ISA (non-shared) interrupt configuration (but with the reduced bus drive common to other PC/104 bus signals)。
PC104数据采集与检测电路实现改进投弹装备故障检测方法
PC104数据采集与检测电路实现改进投弹装备故障检测方法介绍了一个基于PC104 的数据采集与检测电路的设计，它完成A/D 数据采集、D/A 数字/模拟转换、数字量输入/输出、信号显示卡以及LCD 显示器的控制等功能。
PC104 总线信号检测电路对于改进装备故障检测方式具有重大意义。
通过对信号波形显示原理以及显示方法的分析，确定了具体的实际方案，完成了功能电路的设计；采用专用接口芯片结合CPLD 的方法实现了PC104 总线的接口协议以及逻辑控制电路；检测系统电路在实际测试过程中能稳定工作，满足设计指标要求。
数据采集与检测电路是电动投弹器故障诊断系统中的重要组件，主要完成系统工作过程中采集信号的显示和诊断流程的指示，是重要的人机对话窗口的执行部件。
因此，检测电路功能的好坏，直接关系到整个系统最终能否完成工作。
为了保证系统的可靠性和轻便性，采用了PC104 工业控制计算机系统，显示采用投弹信号显示卡与小型的液晶显示器（LCD）。
1 检测系统电路的功能PC/104 在国际上十分流行，被IEEE 协会定义为IEEEP996.1.IEEE-P996 是PC 和PC/AT 工业总线规范，是一种优化的、小型堆栈式结构的嵌入式控制系统，适应于携便的测量系统。
PC/104 基本上是PC ISA 总线的重新包装。
它提供一种机制，将PC 技术嵌入到结实而空间有限的环境中。
PC104总线完全与ISA 总线兼容，但具有可堆叠而紧凑（3.6"×3.8"）的模块。
采集与控制电路以基于PC104 规范的586 工控机为核心，实现电动投弹器的控制、数据采集、数据处理、结果打印和存储功能，系统原理框图如图1 所示。
接收机的模拟输出信号和接收机的状态信息分别由A/D 转换器采集和8 位数字输入端口送入到计算机中；接收机的增益由D/A 转换器输出的模拟电压控制，接收机的通道选择和状态切换由8 位数字量输出端口输出的信号控制；液晶显示器的控制通过并行端口完成，信号显示系统将显示的信息输入到液晶控制器，由液晶控制器实现显示的控制。
PC104-CAN总线在数据通信中的应用设计
PC104-CAN总线在数据通信中的应用设计张彦军;孔陈杰;张美仙【摘要】为了实现上位机与现场节点之间的通信,设计了基于PC104总线结构特点和CAN总线优点的数据通信系统.系统通过主控单元FPGA和由C8051F040单片机内部的CAN控制器和外部的CAN总线收发器TJA1040组成的CAN总线通信网络,对PC104CAN总线的数据传输性能进行测试,实现了数据的安全、实时及可靠传输.目前已应用于工控现场使用的测试测量系统中.【期刊名称】《弹箭与制导学报》【年(卷),期】2010(030)005【总页数】4页(P177-180)【关键词】PC104总线;CAN总线;C8051F040单片机【作者】张彦军;孔陈杰;张美仙【作者单位】中北大学,太原,030051;中北大学,太原,030051;中北大学,太原,030051【正文语种】中文【中图分类】TP3360 引言在日益复杂的工控现场,有着各种各样信号源的干扰以及不可预见的突发事件,因此要求系统具有很高的抗干扰能力及纠错能力,同时完成现场各个单元的数据采集、处理、控制运算、输出等工作,并对上位机产生的各种指令与数据做到实时的响应,CAN总线以其实时性好,可靠性高,性价比突出等优点已被成功应用在工控现场。
随着基于PC104总线系统的广泛推广应用,PC104总线逐渐成为嵌入式PC机的机械标准,其秉承了IBM-PC开放式总线结构的优点,体积小、低成本、高可靠性、长寿命、工作范围宽、编程调试方便、外围模块齐全,已广泛的应用于通讯、医疗、电子、机械等行业。
1 系统设计设计采用研华公司生产的PCM-3370主板,它是方便与周边设备及模块构成完整系统的核心部件。
系统主要有PC104总线接口电路、FPGA主控制模块、C8051单片机模块、CAN总线通讯接口电路和电源管理等外围电路部分构成。
系统框图如图1所示。
上位机通过PC104总线接口电路把相关配置信息发到FPGA,FPGA把相关信息存到外部FIFO中。
PC104资料M-stm6530-11
SysTinyModule TM/6530技术手册版本 1.1盛博科技目 录第一章模块介绍 (1)1.1 概述 (1)1.2 性能特点 (1)1.3 技术规格 (2)第二章硬件配置及安装 (3)2.1 外部连接器及接口 (3)2.1.1 连接器综述 (4)2.2 母板逻辑 (6)2.2.1 CPU (6)2.2.2 设置贮存器EEPROM (6)2.2.3 DRAM (7)2.2.4 ROM BIOS (7)2.2.5 中断控制器 (7)2.2.6 DMA控制器 (8)2.2.7 喇叭接口 (8)2.2.8 电池后备的时钟 (8)2.3 设置跳线器 (8)2.3.1看门狗定时器输出选择W5 (8)2.4 单字节宽存贮器插座扩展 (9)第三章软件设置 (11)3.1 DOS 操作 (11)3.2 SETUP使用 (11)3.3 应用程序的使用 (11)3.4 单字节宽存储器插座 (12)3.4.1 使用固态盘( SSD )驱动程序 (12)3.4.2 在程序控制下打开和关闭单字节宽插座 (12)3.4.3 访问大容量芯片 (12)3.4.4 直接编程访问 (13)3.5 串行口 (13)3.5.1 串行端口初始化 (13)3.5.2 串行控制台选项 (14)3.5.3 串行控制台通讯和设置 (14)3.5.4 串行下载选项(DOWNLOAD) (15)3.6 并行端口 (15)— i —3.6.1 将并行口作为打印口使用 (15)3.6.2 将并行口作为双向I/O端口 (15)3.7 看门狗定时器 (17)3.8 配置EEPROM (17)附录A 应用程序 (19)CPU应用软件 (19) (19) (20)WATCHDOG (23)附录B STM/6530资源分配 (24)附录C 固态盘(SSD)制作* (25)— ii —图表目录图2-1. STM/6530机械尺寸、连接器及跳线图（单位：英寸) (3)表2-1. 连接器的用途 (4)表2-2. J1接口定义 (5)表2-3. J3接口定义 (5)表2-4. J2接口定义 (6)表2-5. J4接口定义 (6)表2-6. 配置存贮器的选择项 (7)表2-7. 中断使用定义 (8)表2-8. DMA通道分配 (8)表2-9. 跳线器功能 (8)表2-10. 看门狗定时器的跳线器W5 (9)表3-1. 单字节宽插座窗口大小和地址 (12)表3-2. 大容量存贮芯片的段地址选择 (13)表3-3. 并行口寄存器位定义 (16)表3-4. 并行口信号使用 (16)图A-1. STM/6530 SETUP第一屏 (20)图A-2. STM/6530 SETUP第二屏 (21)表B-1. STM/6530内存分配 (24)表B-2. STM/6530 I/O地址 (24)— iii —第一章 模块介绍1.1 概述SysTinyModule/6530是一种高度集成、IBM-PC/AT兼容的All-in-One CPU模块。
PC-104知识
PC/104有两个版本，8位和16位，分别与PC和PC/AT相对应。
PC/104PLUS 则与PCI总线相对应。
一、IEEE-996标准的延伸第一块PC104产生于1987年，但严格意义的规范说明在1992年才公布，从那以后，对PC104感兴趣的人越来越多，当时就有125个厂家引进PC104规范生产PC104兼容产品。
像原来的PC总线一样，PC104一直是以一个非法定标准在执行，而不是委员会设计制定的。
1992年IEEE开始着手为PC和PC/AT总线制定一个精简的IEEEP996标准（草稿），PC104作为基本文件被采纳，叫做IEEE P996.1兼容PC嵌入式模块标准。
可见，PC104是一种专门为嵌入式控制而定义的工业控制总线。
我们知道IEEE-P996是PC和PC/AT工业总线规范，IEEE协会将它定义IEEE-P996.1，很明显PC104实质上就是一种紧凑型的IEEE-P996，其信号定义和PC/AT基本一致，但电气和机械规范却完全不同，是一种优化的、小型、堆栈式结构的嵌入式控制系统。
PC104与普通PC总线控制系统的主要不同是：1、小尺寸结构：标准模块的机械尺寸是3.6X3.8英寸，即96X90mm2、堆栈式连接：去掉总线背板和插板滑道，总线以“针”和“孔”形式层叠连接，即PC104总线模块之间总线的连接是通过上层的针和下层的孔相互咬和相连，这种层叠封装有极好的抗震性。
3、轻松总线驱动：减少元件数量和电源消耗，4mA总线驱动即可使模块正常工作，，每个模块1-2瓦能耗。
PC104的基本尺寸（8位）二、有二个方法使用PC/104模块：虽然PC/104模块的扩展和应用是灵活的,但我们建议还是二种基本方法在您设计的嵌入系统中使用PC104:独立的模块堆栈：象在图2上显示的一样, PC/104模块是自我堆栈式。
这方式中，模块是被用作全兼容的总线底板,但是不需要背板板和或插槽叠成的。
每个模块留出0.6英寸间距。
PC104
PC/104总线简述总线，真部分的产品称芯高密堆栈式总线连接器PCI-104(PCI)PC/104编辑锁定本词条缺少名片图，补充相关内容使词条更完整，还能快速升级，赶紧来编辑吧！PC/104是一种工业计算机总线标准。
PC/104有两个版本，8位和16位，分别与PC和PC/AT相对应。
PC/104PLUS 则与PCI总线相对应。
第一块PC104产生于1987年，但严格意义的规范说明在1992年才公布，后来对PC104感兴趣的人越来越多，众多厂家生产PC104兼容产品。
像原来的PC总线一样，PC104一直是以一个非法定标准在执行，而不是委员会设计制定的。
1992年IEEE开始着手为PC和PC/AT总线制定一个精简的IEEEP996标准（草稿），PC104作为基本文件被采纳，叫做IEEE P996.1兼容PC嵌入式模块标准。
可见，PC104是一种专门为嵌入式控制而定义的工业控制总线。
外文名PC/104类型工业计算机总线标准包括8位和16位分别与PC和PC/AT相对应目录1. 1 IEEE-996标准的延伸1. 2 PC104的基本尺寸（8位）1. 3 PC104和PC104PLUSPC/104IEEE-996标准的延伸编辑我们知道IEEE-P996是PC和PC/AT工业总线规范，IEEE协会将它定义IEEE-P996.1，很明显PC104实质上就是一种紧凑型的IEEE-P996，其信号定义和PC/AT基本一致，但电气和机械规范却完全不同，是一种优化的、小型、堆栈式结构的嵌入式控制系统。
PC104与普通PC总线控制系统的主要不同是：1、小尺寸结构：标准模块的机械尺寸是3.6X3.8英寸，即96X90mm2、堆栈式连接：去掉总线背板和插板滑道，总线以“针”和“孔”形式层叠连接，即PC104总线模块之间总线的连接是通过上层的针和下层的孔相互咬和相连，这种层叠封装有极好的抗震性。
3、轻松总线驱动：减少元件数量和电源消耗，4mA总线驱动即可使模块正常工作，，每个模块1-2瓦能耗。
PC104总线引脚定义
PC/104总线是嵌入式PC机所用的总线标准.有两个总线插头.其中Ｐ１有６４个引脚, Ｐ２有４０个引脚共有104个引脚,这也是PC/104名称的由来.PC104有两个版本，8位和16位，分别与PC和PC/AT相对应。
PC104PLUS 则与PCI总线相对应.PC/104模块本质上就是尺寸缩小为３．８英寸３．９英寸的ＩＳＡ总线板卡。
它的总线与ISA在ＩＥＥＥ-Ｐ９９６中定义基本相同。
具有１６位数据宽度，最高工作频率为８ＭＨｚ数据传输速率达到８ＭＢ／ｓ，地址线２４条，可寻访16M字节地址单元。
所有PC/104总线信号定义和功能与它们在ISA总线相应部分是完全相同的。
104根线分为5类：地址线、数据线、控制线、时钟线、电源线。
简要介绍如下：（１）地址线ＳＡ０~ＳＡ１９和ＬＡ１７~ＬＡ２３ＳＡ０~ＳＡ１９是可锁存的地址信号,ＬＡ１７~ＬＡ２３是非锁存信号由于没有锁存延迟因而给外设插板提供了一条快捷途径。
ＳＡ０~ＳＡ１９加上ＬＡ１７~ＬＡ２３可实现16MB空间寻址（其中ＳＡ１７~ＳＡ１９和ＬＡ１７~ＬＡ１９是重复的）（２）数据线数据线ＳＤ０~ＳＤ７和ＳＤ８~ＳＤ１５其中ＳＤ０~ＳＤ７位为低8位数据，ＳＤ８~ＳＤ１５为高8位数据（３）控制线ＡEN：地址允许信号，输出线，高电平有效。
ＡEN＝１，表明处于ＤＭＡ控制周期；ＡEN＝０，表示非ＤＭＡ周期。
此信号用来在ＤＭＡ期间禁止Ｉ／Ｏ端口的地址译码。
BALE：允许地址锁存，输出线。
这信号由总线控制器８２８８提供，作为ＣＰＵ地址的有效标志。
当ＢＡＬＥ为高电平时将ＳＡ０~ＳＡ１９接到系统总线。
其下降沿用来锁存ＳＡ０~ＳＡ１９IOR：Ｉ／Ｏ读命令，输出线，低电平有效。
用来把选中的Ｉ／Ｏ设备的数据读到数据总线上，在ＣＰＵ启动的周期通过地址线选择Ｉ／Ｏ。
在ＤＭＡ周期，Ｉ／Ｏ设备由ＤＡＣＫ选择IOW：Ｉ／Ｏ写命令，输出线，低电平有效，用来把数据总线上的数据写入被选中的Ｉ／Ｏ端口SMEMR和SMEMW：存储器读／写命令，低电平有效，用于对ＳＡ０~ＳＡ１９这２０位地址寻址的１ＭＢ内存的读／写操作MEMR和MEMW：低电平有效，存储器读／写命令，用于对２４位地址线全部存储空间读／写操作MEMCS16 和I/OCS16：它们是存储器１６位片选信号和Ｉ／Ｏ１６位片选信号，分别指明当前数据传送是１６位存储器周期和１６位Ｉ／Ｏ周期SBHE：总线高字节允许信号，该信号有效时表示数据总线上传，送的是高位字节数据ＩＲＱ３~ＩＲＱ７,ＩＲＱ９,ＩＲＱ１０~ＩＲＱ１５用于作为来自外部设备的中断请求输入线分别连在主片８２５９Ａ和从片８２５９Ａ中断控制器的输入端。
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ISA(PC/104) 总线信号时序简介SBS Science & Technology Co., Ltd.APPN-002ISA(PC/104)总线信号时序简介目录1.0 ISA概况 2.0 ISA文献2.1 ISA规范 2.2 ISA书籍3.0 ISA结构形式 4.0 PC/104结构形式 5.0 ISA信号描述 6.0 ISA时序图 7.0 ISA信号用法 8.0 ISA连接器引脚 9.0 PC/104总线连接引脚盛博科技1APPN-002ISA(PC/104)总线信号时序简介1.0 ISA 概况ISA总线 即工业标准结构 Industry Standard Architecture 十世纪八十年代早期IBM在佛罗里达州Boca Raton研发实验室 出的个人电脑 其中包括了8位ISA总线 1984年 最早起源于二 IBM于1981年推IBM推出了PC-AT 这是第一个全面实现16位结构的ISA总线 IBM最初命名的 AT总线 首先被记录于IBM出版的 The PC-AT TechnicalReference 上 此书包括了图表和BIOS清单 这样类似于康柏的其它公司很容易 就生产出了IBM兼容的产品 由于IBM将 AT总线”作为一项商标进行保护 其它生产兼容IBM产品的公司就不能使用 AT总线 这个名称 结果 人们在行业 中创造了 ISA 并将其作为这种总线的新名称 这个名称最后被包括IBM在内的所有公司采用 尽管 The PC-AT Technical Reference 包含了详细的图表和BIOS清单 但其 因未包含严格的时序 规范及其它必要条件而未成为一个很好的总线规范 结果 对ISA各种各样的实现造成了一些产品之间的兼容性问题 的问题 迄今为止 渐渐形成了许多ISA总线规范 但是不幸的是 为了减轻因兼容造成 这些规范也不尽相同没有产生出一个完全统一的ISA总线规范2.0 ISA 文献2.1 ISA 规范有关ISA总线规范的文档有如下几篇 EISA Specification, Version 3.12――这篇文档包括ISA总线规范 并规定了 扩展工业标准结构 定义了ISA总线上32位扩展 IEEE Draft Standard P996 这篇文档描写了标准PC类系统的机械和电 子规范 通过/.付费可以向IEEE订购 PS/2 Technical Reference 这篇来自IBM的文档内容包括在一些IBM计 算机PS/2线上使用ISA总线的信号定义和时序图2.2 ISA书籍两本对ISA总线进行了详细描述的书是 ISA & EISA Theory and Operation, by Edward Solari. (Annabooks) (ISBN 0-929392-15-9) ISA System Architecture, by Don Anderson and Tom Shanley. (MindShare) (ISBN 0-201-40996-8)盛博科技2APPN-002ISA(PC/104)总线信号时序简介3.0 ISA结构形式8 位卡:(At the card)(At the computer)16 位卡:(At the card)(At the computer)盛博科技3APPN-002ISA(PC/104)总线信号时序简介4.0 PC/104结构形式与ISA板不同 义相同PC/104 8位/16位总线模块具有同样尺寸 全为地 Gnd与ISA板总线信号定但多A32/B32;C0/D0;C19/D19引脚盛博科技4APPN-002ISA(PC/104)总线信号时序简介5.0 ISA 信号描述SA19-SA0System Address 地址位19:0用于对系统中内存和I/O设备的寻址 内存寻址时 使用SA19:SA0配合LA23:LA17 能寻址多达16兆的内存 低16位,可以用来定位64K的I/O地址 号在BALE为高时有效 持有效 SA19是最高位 I/O寻址中 只使用 地址信SA0为最低位而由BALE的下降沿锁定通过读或写命令使信号保 但也可以由ISA这些信号通常由系统微处理器或DMA控制器驱动扩展板的Bus Master 来取得ISA总线的控制权LA23-LA17Unlatched Address 23:17位是系统中内存地址 址多达16兆的内存 它们和SA19:SA0可以共同寻 由于它们是非锁存的 当BALE为高时这些信号才有效故在整个总线周期中它们并不总是保持有效状态 用BALE下降沿锁存这些信 号的译码AENAddress Enable 用于DMA传送过程中关闭总线系统微处理器和其它设备的 传送通道 制 当AEN有效时 总线上的地址 数据和读写信号由DMA控制器控 以防止DMA周期中出现不正确ISA扩展板的片选译码应包含AEN信号的片选BALEBuffered Address Latch Enable 用来锁存LA23:LA17信号或者译码这些信号 BALE下降沿用于锁存LA23:LA17 在DMA周期中BALE被强制为高 此信号 与AEN并用时表明一个有效的微处理器或DMA地址CLKSystem Clock 是一个自行运转的时钟 它的频率一般在7MHz到10MHz之间 系统时钟在一些ISA板的应用中保证与 该频率值在ISA标准中并未严格定义 系统微处理器的同步工作盛博科技5APPN-002ISA(PC/104)总线信号时序简介SD15 - SD0System Data SD15:SD0是ISA总线上的数据总线 最低位 8位设备的数据传送通过SD7:SD0来完成 其中SD15是最高位 SD0是 SD15:SD0则用于传送16位设备的数据 当16位设备向8位设备传送数据时 需将16位信号转换成两个8位 周期通过SD7:SD0来进行传送-DACK0 to -DACK3 and -DACK5 to -DACK7DMA Acknowledge 0:3和5:7分别被用来确认DRQ0:DRQ3和DRQ5:DRQ7的 DMA请求DRQ0 to DRQ3 and DRQ5 to DRQ7DMA Requests 用于ISA板向DMA控制器提出服务请求 或者Bus Master设备 申请总线控制权的请求 多个DMA请求可能同时断定有效 发出请求的设备必须保持请求信号有效直到系统板发出相应的DACK信号-I/O CH CKI/O Channel Check I/O CH CK由ISA板生成进而引发非屏蔽中断 时表明发现了不可恢复的错误 当它有效I/O CH RDYI/O Channel Ready 允许较慢速ISA板通过插入等待状态 延长I/O或内存读写 周期 好 I/O CH RDY通常处于高 以插入等待状态 就绪 ISA板将I/O CH RDY拉低 未准备使用I/O CH RDY插入等待状态的设备需可以完成读写周期时 地址译码和读/写信号有效后立即使I/O CH RDY信号为低 当设备释 放 I/O CH RDY回高-IORI/O Read 线上 由总线控制设备驱动 并且指令所选的I/O设备将数据读到数据总-IOWI/O Write 由总线控制设备驱动 指令所选的I/O设备从数据总线上获取数据盛博科技6APPN-002ISA(PC/104)总线信号时序简介IRQ3 to IRQ7 and IRQ9 to IRQ12 and IRQ14 to IRQ15Interrupt Requests 向系统微处理器发出信号 提示来自ISA板的请求 当IRQ 线由低向高跳变时产生中断请求 请求必须一直保持为高直到CPU通过其中断 服务程序确认了这个请求 请求有不同的优先权 来自IRQ9:IRQ12 而来自IRQ3:IRQ 7IRQ14 :IRQ15的请求优先被处理 的请求较后处理 IRQ7优先级最低IRQ9优先级最高-SMEMRSystem Memory Read 指令一个所选定的Memory设备将数据送到数据总线 该信号仅在对1M以内的Memory空间读时才有效 SMEMR来源于MEMR及低 于1兆的存储译码-SMEMWSystem Memory Write 指令将当前数据总线上的数据写入一个所选定的 Memory设备 该信号仅在对1M以内的Memory空间写时才有效 SMEMR来源 于MEMR及低于1兆的存储译码-MEMRMemory Read 指令将一个所选定的Memory设备数据读出送到数据总线 它在 整个Memory存储读周期中都有效-MEMWMemory Write 指令将当前数据总线上的数据存储到一个所选定的Memory设 备中 它在整个Memory存储写周期中都有效-REFRESHMemory Refresh 该信号为低时表明正在进行内存刷新操作OSCOscillator 是一个时间段为70毫微秒的时钟(14.31818 MHz) 该信号与系统时 钟不同步盛博科技7APPN-002ISA(PC/104)总线信号时序简介RESET DRVReset Drive在电源开启或系统复位时来复位或初始化系统逻辑 高电平有效TCTerminal Count 在DMA通道操作中当计数完成时产生的终端计数信号-MASTERMaster 和DRQ线一起获得ISA板上ISA总线的控制权 后 权 设备将MASTER信号拉低 在此状态下 使得其获得系统地址 当接收到一个DACK 数据和控制线的控制 在读/设备将在驱动地址和数据线之前等待一个时钟周期写命令之前等待两个时钟周期-MEM CS16Memory Chip Select 16 ISA板将该信号拉低以指示这是一个16位的Memory读 写操作 它由LA23:LA17地址线译码来驱动-I/O CS16I/O Chip Select 16 I/O设备将该信号拉低以指示这是一个16位的Memory读写操 作 它由SA15:SA0地址线译码来驱动-0WSZero Wait State 由一个总线从设备驱动使其拉低 状态即可完成一个总线周期 由地址译码产生 说明不插入任何额外等待 -OWS 完成一个无需等待的16位Memory周期-SBHESystem Byte High Enable 该信号为低时表明数据在数据总线高位部分传送(D15 至 D8)盛博科技8APPN-002ISA(PC/104)总线信号时序简介6.0 ISA总线时序图8位 I/O 总线周期BALE SA(15:0) -SBHE -IOR/W SD(7:0) (READ) SD(7:0) (WRITE) I/OCHRDY ________ __| |_________________________________________ _ ______________________________________________ __ _><______________________________________________><__ ______________ _______ |______________________________| _____________ -------------------------------------<_____________>__________________________________ ----------------<__________________________________>__________________ _ _ _ _ _ _ _ _ _ _ _ _ _________ |________________________|8 位 Memory 总线循环_____ ________| |______________________________________ _ ________________ ________________________________ LA(23:17) _><________________><________________________________ _______ ________________________________________ __ SA(19:0) _______><________________________________________><__ ______________ _______ -MEMR/W |______________________________| _____________ SD(7:0) -------------------------------------<_____________>(READ) __________________________________ SD(7:0) ----------------<__________________________________>(WRITE) __________________ _ _ _ _ _ _ _ _ _ _ _ _ _________ I/OCHRDY |________________________| BALE盛博科技916位I/O总线周期________BALE ______________| |_____________________________ _____________ __________________________________ __ SA(15:0) _____________><__________________________________><__ _________________ ___ -IOCS16 |_______________________________|_____________________ ______ -IOR/W |________________________|__________________SD(15:0) -----------------------------<__________________>---- (READ)________________________SD(15:0) -----------------------<________________________>---- (WRITE)_______________________ _ _ _ _ _ _ _ _ _ _ ______I/OCHRDY |___________________|16位Memory总线周期1个或多个等待状态______BALE _________________| |____________________________ ___ ________________________ ______________________ LA(23:17) ___><________________________><______________________ ________________ ________________________________ _ SA(19:0) ________________><________________________________><_ _______ ______________________ -MEMCS16 |______________________|________________________ ______ -MEMR/W |_____________________|_______________SD(15:0) --------------------------------<_______________>---- (READ)_____________________SD(15:0) --------------------------<_____________________>---- (WRITE)__________________________ _ _ _ _ _ _ _ _ __________ I/OCHRDY |_______________|6位Memory总线周期0等待状态______BALE _________________| |____________________________ ___ ________________________ ______________________ LA(23:17) ___><________________________><______________________ ________________ _________________________ ________ SA(19:0) ________________><_________________________><________ _______ ______________________ -MEMCS16 |______________________|_________________________ ______________________ -0WS |____|________________________ ________________ -MEMR/W |___________|______SD(15:0) --------------------------------<______>------------- (READ)____________SD(15:0) --------------------------<____________>------------- (WRITE)DMA读______________DRQ(n) __| |___________________________________ _______________ __________ -DACK(n) |__________________________|____________________________________AEN,BALE ________| |_______ _______________ ___________________________ _______ SA(15:0) _______________><___________________________><_______ -SBHE________________ ________________________ _________ SA(19:16) ________________><________________________><_________ LA(23:17)____________________ __________ -MEMR |_____________________|____________SD(15:0) -------------------------------<____________>-------- ______________________ ___________ -IOW |__________________|__________TC _______________________________| |__________ ________________________ _____________________ I/OCHRDY |______|DMA写______________DRQ(n) __| |___________________________________ _______________ __________ -DACK(n) |__________________________|____________________________________AEN,BALE ________| |_______ _______________ ___________________________ _______ SA(15:0) _______________><___________________________><_______ -SBHE________________ ________________________ _________ SA(19:16) ________________><________________________><_________ LA(23:17)____________________ __________ -IOR |_____________________|____________SD(15:0) -------------------------------<____________>-------- ______________________ ___________ -MEMW |__________________|__________TC _______________________________| |__________ ________________________ _____________________ I/OCHRDY |______|Bus Master周期___________________________________DRQ(n) __| |______________ _______________ __________ -DACK(n) |__________________________|__________________ _______ -MASTER |__________________________|__________________ _______ AEN ________| |__________________________| |_ _____________________________________________________ BALE ________| |_ ________________________ ___________ ______________ SA(19:0) ________________________><___________><_______________ -SBHE________________________ ___________ ______________ LA(23:17) ________________________><___________><___________________________________________ _________________ -IOR,-IOW |_____|-MEMR,-MEMW_____SD(15:0) -------------------------------<_____>---------------内存刷新周期_______________ _______________ -REFRESH |_____________________|_________________ ____________ ____________________ SA(9:0) _________________><____________><____________________ ______________________ ________________ -SMEMR |_____________|_________________________ _ _ _ _ ___________________ I/OCHRDY |_______|7.0 ISA信号用法图例I/O = 输入/输出I = 输入O = 输出- = 不需要的信号I/O出现在括号里表明这个信号是可选信号下表是ISA系统板上典型的信号使用情况Signal Name System Board Usage Signal Name System BoardUsageAEN O-MEM CS16 I/O BALE O-MEMR I/O CLK O-MEMW I/O -DACK O OSC O DRQ I-REFRESH I/O -IO CS16 I RESET DRV O -I/O CH CK I SA I/O I/O CH RDY I/O SD I/O -IOR I/O-SBHE I/O -IOW I/O-SMEMR I/O IRQ I-SMEMW I/O LA I/O TC I/O -MASTER I-0WS I下表是ISA扩展板上典型的信号使用的情况Signal Name ISA BusMasterISA 16-bitMem SlaveISA 16-bitI/O SlaveISA 8-bitMem SlaveISA 8-bitI/O SlaveISA DMADeviceAEN --I-I-BALE -I-(I)--CLK (I)(I)(I)(I)(I)(I) -DACK I----I DRQ O----O -IO CS16 I-O----I/O CH CK(O)(O)(O)(O)(O)(O) I/O CH DY I(O)(O)(O)(O)--IOR O-I-I I -IOW O-I-I I IRQ (O)(O)(O)(O)(O)(O) LA(23:17) O I-(I)---MASTER O------MEM CS16 I0-----MEMR O I-(I)---MEMW O I-(I)--OSC (I)(I)(I)(I)(I)(I) -REFRESH (O)I-I--RESET DRV I I I I I I SA(16:0) O I I I I-SA(19:17) -(I)-(I)--SD(7:0) I/O I/O I/O I/O I/O I/O SD(15:8) I/O I/O I/O--(I/O) -SBHE O I I----SMEMR ---I---SMEMW ---I--TC -----(I) -0WS -(O)-(O)(O)-8.0 ISA 连接引脚Signal Name Pin Pin Signal Name Ground B1A1-I/O CH CK RESET DRV B2A2SD7+5 V dc B3A3SD6IRQ 9B4A4SD5-5 V dc B5A5SD4DRQ2B6A6SD3-12 V dc B7A7SD2-0WS B8A8SD1+12 V dc B9A9SD0Ground B10A10I/O CH RDY -SMEMW B11A11AEN-SMEMR B12A12SA19-IOW B13A13SA18-IOR B14A14SA17-DACK3B15A15SA16DRQ3B16A16SA15-DACK1B17A17SA14DRQ1B18A18SA13-REFRESH B19A19SA12 CLK B20A20SA11IRQ7B21A21SA10IRQ6B22A22SA9IRQ5B23A23SA8IRQ4B24A24SA7IRQ3B25A25SA6-DACK2B26A26SA5TC B27A27SA4BALE B28A28SA3+5 V dc B29A29SA2OSC B30A30SA1Ground B31A31SA0Key Signal Name Pin Pin Signal Name -MEM CS16D1C1-SBHE-IO CS16D2C2LA23IRQ10D3C3LA22IRQ11D4C4LA21IRQ12D5C5LA20IRQ15D6C6LA19IRQ14D7C7LA18-DACK0D8C8LA17DRQ0D9C9-MEMR -DACK5D10C10-MEMWDRQ5D11C11SD08-DACK6D12C12SD09DRQ6D13C13SD10-DACK7D14C14SD11DRQ7D15C15SD12+5 V dc D16C16SD13-MASTER D17C17SD14Ground D18C18SD159.0 PC/104总线引脚引脚信号名用途In/OutA1 -IOCHCK Bus NMI input INA2 SD7 Data Bit 7 I/OA3 SD6 Data Bit 6 I/OA4 SD5 Data Bit 5 I/OA5 SD4 Data Bit 4 I/OA6 SD3 Data Bit 3 I/OA7 SD2 Data Bit 2 I/OA8 SD1 Data Bit 1 I/OA9 SD0 Data Bit 0 I/OA10 IOCHRDY Processor Ready Ctrl INEnable I/O A11 AEN AddressA12 SA19 Address Bit 19 I/OA13 SA18 Address Bit 18 I/OA14 SA17 Address Bit 17 I/OA15 SA16 Address Bit 16 I/OA16 SA15 Address Bit 15 I/OA17 SA14 Address Bit 14 I/OA18 SA13 Address Bit 13 I/OA19 SA12 Address Bit 12 I/OA20 SA11 Address Bit 11 I/OA21 SA10 Address Bit 10 I/OA22 SA9 Address Bit 9 I/OA23 SA8 Address Bit 8 I/OA24 SA7 Address Bit 7 I/OA25 SA6 Address Bit 6 I/OA26 SA5 Address Bit 5 I/OA27 SA4 Address Bit 4 I/OA28 SA3 Address Bit 3 I/OA29 SA2 Address Bit 2 I/OA30 SA1 Address Bit 1 I/OA31 SA0 Address Bit 0 I/OA32 GND Ground N/APC/104总线接口P1A引脚信号名用途In/OutB1 GND Ground N/AReset OUT B2 RESET SystemPower N/A B3 +5V +5vB4 IRQ9 Int Request 9 INPower N/A B5 -5V -5vB6 DRQ2 DMA Request 2 INPower N/A B7 -12V -12vB8 ENDXFR Zero wait state INPower N/A B9 +12V +12vPin N/A B10 N/A KeyB11 -SMEMW Mem Wrt, Io 1M I/OB12 -SMEMR Mem Rd, Io 1M I/OWrite I/O B13 -IOW I/Oread I/O B14 -IOR I/OB15 -DACK3 DMA Ack 3 OUTB16 DRQ3 DMA request 3 INB17 -DACK1 DMA Ack 1 OUTB18 DRQ1 DMA request 1 INB19 -REFRESH MemoryRefresh I/OClock OUTB20 SYSCLK SysB21 IRQ7 Int Request 7 INB22 IRQ6 Int Request 6 INB23 IRQ5 Int Request 5 INB24 IRQ4 Int Request 4 INB25 IRQ3 Int Request 3 INB26 -DACK2 DMA Ack 2 OUTCount OUT B27 T/C TerminalB28 BALE Addrs Latch En OUTPower N/A B29 +5V +5vClk OUT B30 OSC 14.3MHzB31 GND Ground N/A B32 GND Ground N/APC/104总线接口P1B引脚信号名用途In/OutC0 GND Ground N/A C1 SBHE Bus High Enable I/OC2 LA23 Address bit 23 I/OC3 LA22 Address bit 22 I/OC4 LA21 Address bit 21 I/OC5 LA20 Address bit 20 I/OC6 LA19 Address bit 19 I/OC7 LA18 Address bit 18 I/OC8 LA17 Address bit 17 I/ORead I/O C9 -MEMR MemoryWrite I/OC10 -MEMW MemoryC11 SD8 Date Bit 8 I/OC12 SD9 Date Bit 9 I/OC13 SD10 Date Bit 10 I/OC14 SD11 Date Bit 11 I/OC15 SD12 Date Bit 12 I/OC16 SD13 Date Bit 13 I/OC17 SD14 Date Bit 14 I/OC18 SD15 Date Bit 15 I/OPin N/AC19 Key KeyPC/104总线接口P2C引脚信号名用途In/OutD0 GND Ground N/A D1 -MEMCS16 16-bit Mem Access IND2 -IOCS16 16-bit I/O Access IND3 IRQ10 Interrupt Request 10 IND4 IRQ11 Interrupt Request 11 IND5 **D6 IRQ15 Interrupt Request 15 IND7 IRQ14 Interrupt Request 14 IND8 -DACK0 DMA Acknowledge 0 OUTD9 DRQ0 DMA Request 0 IND10 -DACK5 DMA Acknowledge 5 OUTD11 DRQ5 DMA Request 5 IND12 -DACK6 DMA Acknowledge 6 OUTD13 DRQ6 DMA Request 6 IND14 -DACK7 DMA Acknowledge 7 OUTD15 DRQ7 DMA Request 7 INPower N/A D16 +5V +5VD17 -MASTER Bus Master Assert IND18 GND Ground N/A D19 GND Ground N/APC/104总线接口P2D。