实验四-模10计数器与20分频电路
EDA技术与Verilog_HDL(潘松)第四章课后习题答案
图4-27
1位全减器
习
题
x为被减数， y为减数， sub_in为 低位的借 位， diff r为差，su b_out为向 高位的借 位。
x 0 0 0 y 0 0 1 sub_in diffr sub_out 0 1 0 0 1 1 0 1 1
//一个二进制半减器设计进行了阐述
module h_suber(x,y,diff,s_out); input x,y; output diff, s_out; assign diff=x^y; assign s_out=(~x)&y; endmodule
reg [2:0]A ;
wire[7:0]Y ; reg G1 ,G2 ,G3;
decoder3_8 DUT ( G1 ,Y ,G2 ,A ,G3 );
initialቤተ መጻሕፍቲ ባይዱbegin $monitor($time,"A=%d,G1=%b,G2=%b, G3=%b,Y= %d\n",A, G1, G2, G3, Y); end
习
题
4-3 阻塞赋值和非阻塞赋值有何区别？ 答：Verilog中，用普通等号“=”作为阻塞式赋值语句的赋值符号，如y=b。 Verilog中，用普通等号“<=”作为非阻塞式赋值语句的赋值符号，如y<=b。 阻塞式赋值的特点是，一旦执行完当前的赋值语句，赋值目标变量y即刻 获得来自等号右侧表达式的计算值。如果在一个块语句中含有多条阻塞式赋值 语句，则当执行到其中某条赋值语句时，其他语句将禁止执行，即如同被阻塞 了一样。 非阻塞式赋值的特点是必须在块语句执行结束时才整体完成赋值操作。非 阻塞的含义可以理解为在执行当前语句时，对于块中的其他语句的执行情况一 律不加限制，不加阻塞。这也可以理解为，在begin_end块中的所有赋值语句都 可以并行运行。
0_18_mCMOS1_20分频器电路设计
图 7 五分频电路
2 仿真结果
电路仿真采用 S YNOPS YS 公司的 HSPICE 作 为仿真工具 。输入信号为 2. 5 GHz 的正弦时钟信 号 ,如图 8 所示 ,峰峰值为 0. 2V ,仿真的温度范围为 0 - 70 ℃,仿真的 corner 包括 :ff (fast model) 、tt (typi2 cal model) 、ss(slow model) 。各模块的仿真输出波形 如图 9 - 11 所示 。不同 corner 下的仿真输出波形如 图 12 所示 。从仿真的结果可以看出 ,输入数据在 2. 5 Gb/ s 速率上能够较好地实现时钟的分频 ,整个 电路的功耗约为 9. 8mW 。
1. 2 单元电路设计 1. 2. 1 二分频电路
二分频电路由主从 D 触发器构成 ,其具体电路 如图 3 所示 ,可以看出二分频电路主要由结构相同 的两级锁存器构成 ,即主从锁存器实现分频功能 ,所 以锁存器电路的选择是分频器设计的关键 。
图 3 二分频器原理框图
随着 CMOS 工艺的发展 , MOS 器件的工作速 度越来越高 。虽然采用传统的 CMOS 逻辑也能实 现较高速率的电路 ,但是 CML ( Current Mode Log2 ic) 电路更胜任高速率电路 , CML 电路是电流模式 逻辑电路 ,其基本结构如图 4 所示 ,按其功能可分为 下拉逻辑运算部分 、电流源和负载电阻三个部分 。
图 1 锁相环系统框图
1 电路结构及其设计
1. 1 1∶20 分频器结构设计 本文设计的 1∶20 分频器是将压控振荡器输出
的 2. 5 GHz 时钟信号经 20 分频后输出给鉴频鉴相 器进行鉴相 ,其实现框图如图 2 所示 ,该电路由 2 个 二分频电路 ,1 个五分频电路和 1 个由差分到单端 的转换电路级连构成 。其中二分频电路采用 CML 逻辑实现 ,五分频电路用 CMOS 逻辑实现 。
西北工业大学数字逻辑实验报告(0123403034循环)
数字电路技术实验报告一、学号: 姓名: 日期:实验目的:（1）.用数码显示管实现0.1.2.3.4.0.3.0.3.4；（2）.用74LS90,5421BCD码实现模十计数；二、实验设备:（1）.数字电路试验箱；（2）.数字双踪示波器；（3）.函数信号发生器；（4）.集成电路: 74LS90；（5）.集成电路: 74LS00；三、实验原理:计数是一种最简单的基本运算计数器在数字系统中主要是对脉冲的个数进行计数以实现测量、计数和控制的功能同时兼有分频功能。
计数器按计数进制分为二进制计数器十进制计数器和任意进制计数器按计数单元中触发器所接收计数脉冲和翻转顺序分为异步计数器同步计数器按计数功能分有加法计数器减法计数器可逆双向计数器等。
异步清零2-5-10进制异步计数器74LS9074LS90是一块2-5-10进制异步计数器它由四个主从JK触发器和一些附加门电路组成其中一个触发器构成一位二进制计数器另三个触发器构成异步五进制计数器。
在74LS90计数器电路中设有专用置0端R01 R02和置9端S91 S92 当R1=R2=S1=S2=0时时钟从CP1引入Q0输出为二进制时钟从CP2引入Q3输出为五进制时钟从CP1引入Q0接CP2即二进制的输出与五进制的输入相连则Q3Q2Q1Q0输出为十进制8421BCD 码时钟从CP2引入而Q3接CP1即五进制的输出与二进制的输入相连Q0Q3Q2Q1输出为十进制5421BCD码。
74LS90管脚定义74LS00管脚定义74LS90功能表四、实验内容:（1）.用74LS90实现0123403034 （2）.用5421ＢＣＤ实现计数；五、实验结果:（1）.列出真值表；（2）.画出卡诺图；（3）.按化简结果连接图；（循环数字列表）（1）.F8=0；.四变量卡诺图:F 2=Q .Q .Q .Q 1020；F 1=Q 1；（5）.把F 8接地；F 4接Q3；F 2与相接Q .Q .Q .Q 1020；F 1与Q 1链接；六、心得体会:这次实验综合性较强, 主要考察了我们从实际问题中抽象出逻辑函数的能力。
实验四-模10计数器与10分频电路
●实验名称：利用VerilogHDL设计一个模10加法计数器和一个时钟10分频电路●实验目的:1.熟悉用可编程器件实现基本时序逻辑电路的方法。
2.了解计数器的Verilog描述方法，以及偶数分频的思路与原理。
●预习要求：1.回顾数字电路中加法计数器的相关知识。
●实验说明：1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语言。
2.加法计数器表示随着时钟脉冲的输入，计数器从0开始正向计数，直到计满规定的模值后归零，然后依次循环计数。
模10计数器表示，计数器从0000~1001循环计数。
3.时钟分频电路的功能是，对输入的时钟频率进行偶数倍的降频（倍增其周期），10分频意味着分频后产生的新时钟周期是输入时钟的20倍。
●实验内容与步骤：1.新建一个属于自己的工程目录。
2.用VerilogHDL语言方式编写一个模10加法计数器cnt_10。
3.对此计数器模块进行编译和仿真。
4.用VerilogHDL语言方式编写一个20分频模块fenpin_20，对输入时钟进行20分频处理。
5.对此分频电路进行仿真。
●实验报告要求：1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。
2.将代码关键位置写上相应注释（可用中文）。
3.对仿真波形截图，贴到实验报告中。
●实验图表与数据：1. 模10加法计数器cnt_10的V erilog代码2. 模10加法计数器cnt_10的仿真波形：3. 20分频模块fenpin_10的Verilog代码：4. 20分频模块fenpin_10的仿真波形：。
4-20M电路的讲解
0~10V转换为4~20mA电路分析信老师，您好！我是机械电子专业的学生，正在做“电流转换电路”的设计，0~10V 转换为4~20mA，我遇到了很大的问题，就是不会推导输入电压和输出电流的关系式，我附上了题目和相关的图，您能就以下两个思考题帮我分析一下么？然后给我回复。
我在中华工控网也给您回帖了！万分感谢，有机会来北京我请您吃饭，呵呵！[附题]简要说明：为提高抗干扰能力，模拟信号经常采用4~20mA电流信号进行远距离传输。
本电路的功能是将0~10V的输入电压信号ui转换成4~20mA 的电流信号Io供长距离传输用。
思考题：1．电路中电位器W1、W2和W3的作用各是什么？怎样相互配合调整才能使输出范围为4~20mA。
2．图中第2级放大器的增益应如何计算？（难点）回答：1，首先说明，按照你提供的参数是不能正常工作的！2，N1在输入10V时会反相饱和导通。
原因是你在抄袭电路时，将R2，W1的阻值搞错了。
3，第1级N1是反相衰减是放大器，应该将输入的0～10V电压信号变成负0～1.6V的信号。
增益A=-(RF/Rf)UiRF=R2+W1=1.5KΩ+200ΩRf=R1=10KΩ此时 A=-（1.6/10）Ui=0.16(0~10V)=0~1.64, 第2级N2是反相加法器，在接受前级输入的-0~1.6V同时与零点基准电压W2取来的-4V电压相加后，再与反馈电压VR11(0.4~2V)比较取得平衡，从而达到稳定输出电流的目的。
加法器电路是一个典型的反相加法放大器，输出电压Eo可以有以下公式表示：Eo=-[Vi1(RF/Rf1)+Vi2(RF/Rf2)]式中 Eo 输出电压Vi1 前级来的信号电压（-0～1.6V）Vi2 系统零点基准调节电压（-4V）RF 加法器反馈电阻（10KΩ+600Ω）Rf1 前级信号输入电阻（10KΩ）Rf2 基准调节电压信号的输入电阻（100KΩ）由于后一级电路要求，反相加法放大器是一个1：1的加法电路。
实验六Verilog设计分频器计数器电路
实验六Verilog设计分频器/计数器电路一、实验目的1进一步掌握最基本时序电路的实现方法；2学习分频器/计数器时序电路程序的编写方法；3进一步学习同步和异步时序电路程序的编写方法。
二、实验内容1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset（低电平复位），输出clockout为5个clock周期的低电平，5个clock周期的高电平），文件命名为fenpinqi10.v。
2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK（上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为couter10.v。
3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为couter8.v。
4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk上升沿有效，文件命名为mcout5.v。
5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。
三、实验步骤：第一个实验：1、打开QuartusII，新建一个工程f_fenpinq10yjq2、新建一个Verilog HDL文件3、输入程序：module fenpinqi10(clk,reset,clkout);input clk,reset;output clkout;reg clkout;reg[2:0] cnt;always @(posedge clk , negedge reset)beginif(!reset)begin clkout<=0;cnt<=0;endelse if(cnt==4)begin cnt<=0;clkout<=~clkout;endelse cnt<=cnt+1;endendmodule4、设置顶层实体名(点settings>general >下拉选fenpinqi10)5、编译6、执行file>Create/Update>Create Symbol Files for Current Flie为VHDI设计文件生成原件符号7、建立波形文件8、导入引脚9、仿真结果如下：总结：仿真结果与实验一的题意相符，所以仿真正确。
dds实验报告
dds实验报告南京理⼯⼤学电⼦线路课程设计--------直接数字频率合成器学⽣姓名：林晓峰学号：912104220143 专业：通信⼯程指导教师:谭雪琴2014年12⽉18⽇摘要：本次实验利⽤QuartusII7.0软件并采⽤DDS技术、FPGA芯⽚和D／A转换器，设计了⼀个直接数字频率信号合成器，具有频率控制、相位控制、测频、显⽰多种波形等功能。
并利⽤QuartusII7.0软件对电路进⾏了详细的仿真，同时通过SMART SOPC实验箱和⽰波器对电路的实验结果进⾏验证。
Abstract：This experient introduces using QuartusII7.0software, DDS technology，FPGA chip and D／A converter to design a multi—output waveform signal generator in which the frequency and phase are controllable and test frequency,display waveform. It also make the use of software QuartusII7.0 a detailed circuit simulation, and verify the circuit experimental results through SMART SOPC experiment box and the oscilloscope.关键词：QuartusII7.0 数字频率信号合成器频率控制相位控制测频⽰波器 SMART SOPC实验箱Keywords：QuartusII7.0 multi—output waveform signal- generator frequency controllable phase controllable test frequency oscilloscope Smart SOPC box⽬录封⾯ (1)摘要 (2)Abstract (2)⽬录 (3)⼀．实验要求 (4)⼆、电路⼯作原理 (4)三、各⼦模块电路设计 (5)3.1脉冲发⽣电路 (5)3.2 频率与相位输⼊电路 (9)3.3 累加寄存模块 (10)3.4 相位控制电路 (12)3.5 ROM电路模块 (13)3.6 测频电路模块 (14)3.7 动态显⽰模块 (15)3.8波形选择输出模块 (16)四、总电路图 (17)五、电路下载 (19)六、波形显⽰ (20)七、实验感想收获 (21)⼋、附录 (22)九、参考⽂献 (23)⼀、实验要求设计⼀个频率及相位均可控制的具有正弦和余弦输出的直接数字频率合成器（Direct Digital Frequency Synthesizer 简称DDFS或DDS）。
《模拟电路》单元2：分频电路的制作2
3
n 1 Q2 Q1n n 1 n Q Q 1 0 n 1 n Q0 Q2 n Y Q1nQ2 有效 1 n n 1 Q 有效 状态 Q 1 0 1 0 2 2 循环 1 n n 1 Q Q 1 0 1 0 11 nn 1 1 无效 无效 Q 1 1 1 0 0 Q 0 0 00 循环 状态 Y 0 0 0 0 1 0 Y 1 1 0 1 0 1 1 1 0 0
4、时序逻辑电路的一般分析方法
1
逻辑图
时钟方程、 驱动方程和 输出方程
2
状态方程
3
判断电路 逻辑功能
5
状态表、 状态图或 时序图
4
计算
例1: 分析下图所示电路的逻辑功能。
& FF0 1J C1 1K CP Q0 FF1 1J C1 1K Q1 FF2 1J C1 1K Q2 Y
Q0
Q1
Q2
1
时钟方程：CP2 CP 1 CP 0 CP
二、计数器
主要要求：
理解计数器的分类，理解计数器的计数规律。 掌握二进制计数器的组成和工作原理。 理解常用集成二进制和十进制计数器的功能 及其应用。 掌握利用集成计数器构成 N 进制计数器 的方法。
（一）概述 1、功能 在数字电路中，能够记忆输入脉冲个数的电路称 为计数器。
2、分类 按输入方式 不同，可分为:
D1 D2 D3 CTP GND 引脚排列图
CR D0 (b)
D1 D2 D3
逻辑符号图
①
③ ④
CR=0时异步清零。 ②
CR=1、LD=0时同步置数。
CR=LD=1且CPT=CPP=1时，按照4位自然二进制 CR=LD=1且CPT· CPP=0时，计数器状态保持不变。
(VHDL实验报告)模值12计数器、分频器的设计
电子科技大学成都学院学院指导教师模值12计数器，分频器设计二、实验目的1、了解二进制计数器的工作原理。
2、时钟在编程过程中的作用。
3、学习数控分频器的设计、分析和测试方法。
4、了解和掌握分频电路实现的方法。
5、掌握EDA技术的层次化设计方法。
三、实验原理（1）二进制计数器中应用最多、功能最全的计数器之一，含异步清零和同步使能的加法计数器的具体工作过程如下：在时钟上升沿的情况下，检测使能端是否允许计数，如果允许计数（定义使能端高电平有效）则开始计数，否则一直检测使能端信号。
在计数过程中再检测复位信号是否有效（低电平有效），当复位信号起作用时，使计数值清零，继续进行检测和计数。
其工作时序如下图所示：（2）数控分频器的功能就是当输入端给定不同的输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器来设计完成的，方法是将计数溢出位与预置数加载输入信号相接得到。
（1）“模值12计数器的设计”的实验要求完成的任务是在时钟信号的作用下，通过使能端和复位信号来完成加法计数器的计数。
实验中时钟信号使用数字时钟源模块的1HZ信号，用一位拨动开关K1表示使能端信号，用复位开关S1表示复位信号，用LED模块的LED1～LED4来表示计数的二进制结果。
实验L ED 亮表示对应的位为‘1’，LED灭表示对应的位为‘0’。
通过输入不同的值模拟计数器的工作时序，观察计数的结果。
实验箱中的拨动开关、与FPGA 的接口电路，LED 灯与FPGA 的接口电路以及拨动开关、LED 与F PGA 的管脚连接在实验一中都做了详细说明，这里不在赘述。
数字时钟信号模块的电路原理如下图所示，其时钟输出与F PGA 的管脚连接表如下图所示：信号名称对应FPGA 管脚名说明DIGITAL-CLK C13 数字时钟信号送至FPGA 的C13按键开关模块的电路原理如下图所示：按键开关的输出与F PGA 的管脚连接表如下图所示：五、实验步骤（一）模值12计数器的设计1、建立工程文件1）运行QUARTUSII 软件。
从计数器到分频电路（完结）
从计数器到分频电路（完结） 本⽂介绍常见的电路——计数器，然后我们由计数器电路讲解到分频电路。
⼀、计数器 （1）计数器代码 计数器，顾名思义就是在时钟的节拍下进⾏计数，⼀个简单的N位计数器的代码如下所⽰，这个计数器从0计数到2^N - 1（共计数了2^N个数，也就是N位计数器）：1module count#(parameter N=8)(2input clk,3input clear,4output[N-1:0] cnt_Q5 );6reg[N-1:0] cnt;7assign cnt_Q = cnt;89always@(posedge clk)10if(clear)11 cnt <= 'h0; //同步清 0，⾼电平有效12else13 cnt <= cnt+1'b1; //加法计数1415endmodule上述描述的计数器通过 clear 信号清除计数值，然后下⼀周期开始加 1 计数；当计数器计到能够存储的最⼤数值时，例如本例为 8 个 1，即 8'hff 就会⾃动回到 0，然后开始下⼀轮计数。
综合得带的电路如下所⽰： (2)计数器改进 如果想要实现 0~k 范围内计数，其中k ≠ 2^N ，可以将 always 语句修改为：always@(posedge clk)if(clear)cnt <= 'h0; //同步清 0，⾼电平有效else if(cnt==K)cnt <= 'h0;elsecnt <= cnt+1'b1; //减法计数 前⾯是累加计数，下⾯是⼀个既可以递增也能递减，且具备初始值装载和复位的计数器，代码如下所⽰：1module updown_count#(parameter N=8)(2input clk,3input clear,4input load,5input up_down,6input [N-1:0] preset_D,7output[N-1:0] cnt_Q8 );9reg[N-1:0] cnt;10assign cnt_Q = cnt;1112always@(posedge clk)13if(clear)14 cnt <= 'h0; //同步清 0，⾼电平有效15else if(load)16 cnt <= preset_D; //同步预置17else if(up_down)18 cnt <= cnt+1; //加法计数19else20 cnt <= cnt-1; //减法计数2122endmodule⼆、计数器的⽤途 （1）基本的计数功能与分频 计数器的基本功能顾名思义就是计数了，⽤来计数，产⽣某个信号等等。
数字逻辑电路实验_东南大学中国大学mooc课后章节答案期末考试题库2023年
数字逻辑电路实验_东南大学中国大学mooc课后章节答案期末考试题库2023年1.下面四个选项，哪些能实现如下的功能表？【图片】参考答案:__2.中规模组合逻辑电路实验中要注意一些问题，以下说法正确的是：参考答案:两个4选1数据选择器加一个或门可以扩展成一个8选1数据选择器；_输入端要注意高低位顺序；_控制端不能悬空，必须接有效的高电平或者低电平；3.下面关于双D触发器7474的描述有哪些是正确的参考答案:清零端R是异步工作的，当R=‘0’的时候，触发器清零；_时钟端CLK是上升沿触发的；_每个触发器有两个输出端，其中一个是原变量输出，另一个是反变量输出；4.下面关于计数器74161的说法哪些是正确的：参考答案:清零端CLR是异步工作的，当CLR=‘0’的时候，计数器清零；_当计数器使能端ENT和ENP都为’0’时，计数器保持当前的计数值不变；_只有当计数器记到“1111”的时候，计数器进位输出端RCO输出‘1‘，其他时候输出‘0’；5.下面三个电路分别是什么模的计数器？【图片】参考答案:模6、模5、模6；6.下面关于广告流水灯实验的说法哪些是正确的：参考答案:触发器时钟端接单脉冲按钮，可以帮助我们单步调试计数器功能；_将触发器的输出Q接到译码器74138的地址端A，其中Q2-->A2，Q1-->A1，Q0-->A0，不可接反；_如果广告流水灯的8个灯全亮，且74138供电正常，则需要检查74138的6脚是否接‘1’，5脚和4脚是否接‘0’；7.下面关于序列发生器实验的说法哪些是正确的：参考答案:序列的长度决定了计数器的模值；_1个74161+1个3-8译码器，配合适量的与非门，可以实现多个长度相同的序列发生器；8.使用可编程逻辑器件设计电路的步骤：1编译；2输入原理图； 3下载；4仿真验证结果；5创建新工程参考答案:5-2-1-4-39.下面关于可编程数字逻辑器件说法正确的是：参考答案:内部预置了大量易于实现各种逻辑函数的结构；_利用软件工具来进行设计；_有保持信息或控制连接的特殊结构；_是一种大规模的集成电路；10.下面有关仿真说法正确的是：参考答案:功能仿真速度快，适合于复杂大系统的初步功能检查：_时序仿真速度比较慢；_功能仿真主要是检查逻辑功能是否正确，不考虑任何延迟信息；_时序仿真是利用在布局布线中获得的精确延时参数进行的精确仿真；11.下图仿真波形正确的说法：【图片】参考答案:Q3能够实现对输入CLK的10分频_这是一个模10计数器；12.下面关于多方向交通灯主控制器设计说法正确的是：参考答案:不同状态下，根据外部输入条件，控制相应的计数器计数或者保持；_根据状态图列出状态表、写出表达式，画出原理图；_最简由四个状态实现；13.关于多方向交通灯主干道计时器下面说法正确的是：参考答案:是可变模倒计数器；_使能端信号由控制单元产生；_高低位分别由一个4位二进制计数器组成；14.数字系统模块划分下面说法正确的是：参考答案:分控制单元和数据处理单元；_控制单元决定数据处理单元执行的顺序；_数据处理单元通常可以分成多个子系统，每个子系统实现一个指定的逻辑功能；_数据处理单元负责执行数据处理的操作；15.数字系统的设计方法主要有以下几种：参考答案:自顶向下为主，自底向上为辅的方法；_自底向上法；_自顶向下法；16.多方向交通灯系统中，根据系统框图，下面说法正确的是：参考答案:该系统有3个输入信号；17.对数字TTL器件，电源电压要求正确的是：参考答案:VCC=5V， GND=0V18.对74HC系列器件，当工作电源是5V时，下列说法正确的是：参考答案:Vihmin约3.5V19.示波器测量脉冲信号时，方法错误的是：参考答案:测量高频脉冲信号的上升时间，示波器探头开关在*1和*10两档测量结果相同20.有关面包板说法正确的是：参考答案:窄条面包板，横向一组5个孔相通；_宽条面包板，纵向一组5个孔相通；21.数字电路静态验证故障排除中，下列说法错误的是：参考答案:电路出现故障时，最好的办法是拆掉电路重新搭接一遍；22.可以使用的故障排除方法有：参考答案:从前往后查；_从后往前查；23.对初学者，在面包板上搭接数字电路，要注意避免以下问题：参考答案:芯片插反了；_芯片选型错误；_引脚号数错了；_导线及芯片未插到面包板底部；24.一位8421BCD码与4位二进制数的说法正确的是：参考答案:一位8421BCD码仅有0-9十种状态，后6种状态不用考虑，可以做任意输出；_4位二进制数有0-15 共计16种状态；25.下图中输入和输出的对应关系正确的是：【图片】参考答案:输出不确定。
数字电路实验计数器
实验八计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。
2．熟悉掌握常用中规模集成电路计数器及其应用方法。
二、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。
计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。
计数器种类繁多。
根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。
在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。
根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。
根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。
1.异步二进制加法计数器异步二进制加法计数器是比较简单的。
图是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图和（c）分别为其状态图和波形图。
对于所得状态图和波形图可以这样理解：触发器FF O（最低位）在每个计数沿（CP）的下降沿（1 → 0）翻转，触发器FF1的CP端接FF0的Q0端，因而当FF O（Q O）由1→ 0时，FF1翻转。
类似地，当FF1（Q1）由1→0时，FF2翻转，FF2（Q2）由1→0时，FF3翻转。
4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M=16）。
从波形图可看到，Q0 的周期是CP周期的二倍；Q1 是Q0的二倍，CP的四倍；Q2是Q1 的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。
所以Q0 、Q1、Q2、Q3分别实现了二、四、八、十六分频，这就是计数器的分频作用。
电工电子基础实验 (计数与分频电路) PPT
Q3 Q2 Q1 Q0 QCC
CP
74LS161
LD
A B C D P T CR
预置数 “1”
用74161构成模M计数器的示意图
2020/8/1
5
1.置“0”法
同步预置数为全“0”。对于同步预置加计数 器，反馈状态为（M－1），本例中反馈状态为 7－1=6，即计数器从“000”计到“0110”。 反馈函数LD=Q2Q1
2020/8/1
12
3.置最小数法(非8421码)
同步预置最小数，最小数=N－M。本例中最
小数=16-7=9，即计数器从“1001”计到 “1111”。可利用“QCC”经反相后置数。电路最 简单。
2020/8/1
13
预测波形:
2020/8/1
14
P194-1-调测
❖ 以置“0”法为例： ❖ 用双踪示波器同时观测、记录CP和QC的波
形 Q一C。个一触的个发周完信期整源 的的应 起周选 始期择 位，置Q并C。注的意通查道验。、至确少认显示QC ❖ 将 QA观波测形C。P的在探示头波依器次上分QB别、观Q测A、一记个录的Q周B 、
期的起始位置和QC的起始位置相同。 ❖ 记录波形时必须注意CP、 QC 、 QB 、 QA
各波形的时间关系。
2020/8/1
24
M=9的输出波形图：
2020/8/1
25
2、试用74161和门电路设计循环顺序为0,1,2, 5,6,7,0,1…的模长为6的计数电路。要求电路具有 自启动能力，写出设计过程，画出电路原理图。 解：1、列出状态转移表
2、在考虑自启动的基础上写出反馈函数
3、写出数据端的数据 D2=D0=1，D3=D1=0
2
分频计数器课程设计
分频计数器课程设计一、课程目标知识目标：1. 学生能理解分频计数器的基本原理，掌握分频计数器的设计方法和应用场景。
2. 学生能够运用已学的数字电路知识，分析并设计简单的分频计数器电路。
3. 学生了解不同类型的计数器，并能阐述它们之间的区别和联系。
技能目标：1. 学生能够运用所学知识，动手搭建和调试简单的分频计数器电路。
2. 学生通过实际操作，掌握使用数字电路设计工具进行电路设计和仿真。
3. 学生能够运用团队协作和沟通技巧，共同分析和解决分频计数器设计过程中遇到的问题。
情感态度价值观目标：1. 培养学生对数字电路的兴趣，激发他们探索电子技术的热情。
2. 培养学生严谨的科学态度，使他们能够认真对待实验数据和实验过程。
3. 培养学生的团队协作精神，让他们学会在团队中发挥个人优势，共同完成任务。
课程性质分析：本课程为电子技术基础课程，重点教授分频计数器的设计和应用。
课程强调实践操作，培养学生动手能力。
学生特点分析：学生为高中年级，具备一定的数字电路基础，对电子技术有一定了解，但实际操作经验不足。
教学要求：结合学生特点，课程以理论教学和实践操作相结合的方式进行，注重培养学生的实际操作能力和团队协作能力。
通过具体的学习成果分解，使学生在课程结束后能够独立完成简单的分频计数器设计和搭建。
二、教学内容1. 数字电路基础知识回顾：计数器原理，触发器类型，时钟信号作用。
2. 分频计数器原理：分频概念，计数器工作原理，分频系数计算。
3. 分频计数器设计方法：同步计数器设计，异步计数器设计，约翰逊计数器设计。
4. 常见分频计数器电路分析：二进制计数器，十进制计数器，BCD计数器。
5. 分频计数器应用案例：电子时钟，频率计，数字音序器。
6. 实践操作：分频计数器电路搭建，仿真软件使用，电路调试与优化。
7. 教材章节关联：《电子技术》第五章“数字电路基础”，第六章“计数器及其应用”。
教学大纲安排：第一课时：数字电路基础知识回顾，分频计数器原理介绍。
南京理工大学数字电路课内实验数字电路4
数字逻辑电路实验实验报告学院：电子工程与光电技术学院班号：9171040G06姓名：徐延宾学号：9171040G0633实验编号：0259指导教师：花汉兵2019年5月14日目录1实验目的3 2实验要求3 3实验内容3 4实验原理45实验步骤55.174LS194四位双向移位寄存器逻辑功能测试 (5)5.274LS194设计实现左，右循环计数 (5)5.374LS194设计实现扭环计数 (8)5.4模15计数器设计 (8)5.574LS194设计实现五分频电路 (9)6实验思考与总结11参考文献11实验4移位寄存器及应用1实验目的掌握移位寄存器的逻辑功能及应用。
2实验要求用移位寄存器实现循环工作和分频器工作。
并绘制分频器工作波形。
3实验内容1.按表测试74LS194四位双向移位寄存器逻辑功能。
2.用74LS194设计实现（自启动）左，右循环计数，状态如图1。
图1:左，右循环计数状态转换图3.用74LS194设计实现（无自启动）扭环计数，状态如图2。
图2:扭环计数状态转换图4.用74LS194实现M=2n−1最大长度计数，反馈表达式为D SR=Q3⊕Q2观察并记录计数器循环状态（无自启动）。
5.用74LS194设计实现五分频电路，状态如图3。
通过示波器绘制工作波形。
图3:五分频电路状态图4实验原理74LS194四位双向移位寄存器•74LS194四位双向移位寄存器逻辑图图4:74LS194四位双向移位寄存器逻辑图•74LS194四位双向移位寄存器引脚部局图图5:74LS194四位双向移位寄存器引脚部局图•74LS194四位双向移位寄存器结构为四个主从RS触发器（已经转换成D触发器）与一些门电路组成。
1.C r:为异步清零端，低电平有效。
2.CP:为时钟脉冲输入端，上升沿有效。
3.D SR:为右移串行数据输入端。
4.D SL:为左移串行数据输入端。
5.M A,M B:为移位寄存器工作状态控制端，有四种状态可使用。
电气工程师-专业基础(发输变电)-数字电子技术-3.6时序逻辑电路
电气工程师-专业基础（发输变电）-数字电子技术-3.6时序逻辑电路[单选题]1.图3-6-1是一个集成74LS161集成计数器电路图，则该电路实现的逻辑功能是()。
[2018年真题]（江南博哥）图3-6-1A.十进制加计数器B.四进制加计数器C.八进制加计数器D.十六进制加计数器正确答案：C参考解析：加法计数器74LS161预置数端接地，无预置数。
根据输出端逻辑关系，即当Q3Q2Q1Q0＝（0111）2时，下个CP脉冲，电路重新置零。
从（0000）2到（0111）2需计数8次，因此该电路实现的逻辑功能是八进制计数器。
[单选题]2.采用中规模加法计数器74LS161构成的电路如图3-6-2所示，该电路构成几进制加法计数器()。
[2017年真题]图3-6-2表3-6-1 74LS161功能表A.九进制B.十进制C.十二进制D.十三进制正确答案：B参考解析：由表3-6-1得，加法计数器74LS161预置数为DCBA＝（0011）2，当Q D＝1，Q C＝1首次出现时，即输出为（1100）2重新进行预置数。
其它情况继续保持计数。
计数器的循环状态为：0011-0100-0101-0110-0111-1000-1001-1010-1011-1100-0011，因此，为十进制计数器。
[单选题]3.四位双向移位寄存器74194组成的电路如图3-6-3所示，74194的功能表如表3-6-2所示，该电路的状态转换图为()。
[2016年真题]图3-6-3图3-6-4表3-6-2A.图（a）B.图（b）C.图（c）D.图（d）正确答案：A参考解析：M1和CP的产生第一个脉冲时，M1＝CP＝1，电路处于置数状态，因此第一个数为1000。
脉冲过后，M1＝0，M0＝1，电路开始执行右移操作。
根据逻辑关系图以及电路图可看出：故其循环为1000、0100、0010、0001。
因此，状态转换图为图（a）。
[单选题]4.图3-6-5电路中波形的频率为()。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
●实验名称：利用VerilogHDL设计一个模10加法计数器和一个时钟20分频电路
●实验目的:
1.熟悉用可编程器件实现基本时序逻辑电路的方法。
2.了解计数器的Verilog描述方法，以及偶数分频的思路与原理。
●预习要求：
1.回顾数字电路中加法计数器的相关知识。
●实验说明：
1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言
输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语
言。
2.加法计数器表示随着时钟脉冲的输入，计数器从0开始正向计数，直到计满规定的
模值后归零，然后依次循环计数。
模10计数器表示，计数器从0000~1001循环计
数。
3.时钟分频电路的功能是，对输入的时钟频率进行偶数倍的降频（倍增其周期），20
分频意味着分频后产生的新时钟周期是输入时钟的20倍（频率降为原频率1/20）。
●实验内容与步骤：
1.新建一个属于自己的工程目录。
2.用VerilogHDL语言方式编写一个模10加法计数器cnt_10。
3.对此计数器模块进行编译和仿真。
4.用VerilogHDL语言方式编写一个20分频模块fenpin_20，对输入时钟进行20分频
处理。
5.对此分频电路进行仿真。
●实验报告要求：
1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。
2.将代码关键位置写上相应注释（可用中文）。
3.对仿真波形截图，贴到实验报告中。
●实验图表与数据：
1. 模10加法计数器cnt_10的V erilog代码：
2. 模10加法计数器cnt_10的仿真波形：
3. 10分频模块fenpin_10的Verilog代码：
4. 10分频模块fenpin_10的仿真波形：。