集成锁相环及其相关3
集成锁相环简介
谐振荡器，它由压控电流源 I 0 、施密特触发器、开
开关转换电路、电压跟随器 A1和放大器 A2 组成。 其中，压控电流源 I 0 轮流地向外接电容C进行正 向和反向充电，产生对称的三角波电压，施密特触发器 将它变换为对称方波电压，通过 A1 和 A2 去控制开关S， 实现 I 0 对C轮流充电。 6.5
复和施密特触发电路，用来对FSK信号进行整形。为
便于使用，VCO的输出通过电平变换电路产生TTL和
ECL兼容的电平。
Hale Waihona Puke 6.5NE564如图6.5.2（b）所示， NE564的工作频 率可达50 MHz，它的VCO也采用和L562相同，采用的 是射极耦合多谐振荡器。NE564是一种更适宜于用作 调频信号和移频键控信号解调器的通用器件，因此， 在它的组成方框图中，输入端增加了振幅限幅器，用 来消除输入信号中的寄生调幅，输出端增加了直流恢
6.5 集成锁相环简介
L562是工作频率可达30MHz的多功能单片
集成锁相环路，它的内部除包含鉴相器和压控振
荡器之外，还有三个放大器和一个限幅器，其内
部组成如图6.5.1（a）所示，外引脚排列如图
6.5.1(b)所示。
6.5
图6.5.1
L562通用集成锁相环路内部电路组成及其引脚排列
SL565的组成方框图如图6.5.2（a）所示，它 的主要组成部分仍是鉴相器和VCO。鉴相器都是采 用双差分对相乘器的乘积型鉴相器。SL565的工作 频率可达500kHz，VCO采用积分一施密特触发型多
第11-12讲单片集成锁相环
第11讲单片集成锁相环单片集成锁相环是将锁相环路的重要部件鉴相器、压控振荡器以及某些特殊的器件集成在同一基片之上，各部件之间部分连接或均不连接的一种集成电路。
使用者可以按需要在电路外部连接各部件来实现锁相环路的各种功能，因此，这种集成锁相环具有多功能或部分多功能的性质，可称之为“通用”。
通用单片集成锁相环的产品已经很多，它们所采用的集成工艺不同，使用的频率也不同。
考虑到国内外已有的产品及使用情况，本章介绍几种典型的单片集成锁相环。
国内外总的情况另附录三说明。
高频单片集成锁相环NE一560NE——561NE一562(L一562)HA——2800XR一2l0一、NE一560电路说明NE一560是56系列电路中最基本的一种电路，其方框图如图5-30所示。
它包括鉴相器、压控振荡器、环路滤波器、限幅器和两个缓冲放大器。
鉴相器由双平衡模拟相乘器组成，输入信号加在12、13端。
内部各部件均已接好。
当环路对输入信号锁定时电路可提供两种输出，一是与输入信号频率和压控振荡器之间的频差成比例的电压，即鉴频输出，一是与输入信号频率相同的压控振荡器方波输出。
图5-30 NE560的内部方广框图NE一560的线路图如图5—2，压控振荡器由Q11—Q14组成，是一个射极定时多谐振荡器，其工作电压是由Q26射极的l4V经6．3V的齐纳二极管D1之后所得到的7．7V。
这样就免除了电源电压对压控振荡器工作频率的影响。
Q20、Q21、Q23、Q24四个管子的基极电压由二极管D6、D7置定，构成四个恒流源为压控振荡器供给工作电流。
Q22和Q25组成差分放大器，用以调整压控振荡器的频率。
当Q22的偏压高于Q25的偏压时，就会从Q12和Ql3中多拉出一部分电流，使得对外按定时电容C。
的充电和放电电流相应地加大。
因为压控振荡的的振荡频率正比于定时电容的充放电电流，所以振荡频率就随之提高。
反之，若Q22的偏压低于Q25的偏压，压控振荡器振荡频率则降低。
锁相环的电路组成、器件参数及工作原理
摘要：简单介绍了锁相环电路的基本概念及原理，以通用型集成锁相环4046为例主要介绍了锁相环的电路组成、器件参数及工作原理，并对COMS集成锁相环CC4046的应用做了简单研究。
关键词：锁相环鉴相器压控振荡器1 引言锁相环作为一种重要的功能电路在通信、导航、控制、仪器仪表等领域得到了广泛的应用。
20世纪70年代以后随着集成电路技术的飞速发展，出现了多种型号的集成锁相环产品，其中模拟式集成锁相环以NE/SE 560系列最为常用，COMS集成锁相环CD/CC4046最具代表性。
两者基本原理相同，区别在于前者的鉴相器由模拟电路组成，而后者由逻辑电路组成。
2 锁相环的基本概念所谓锁相，就是相位同步的自动控制。
完成两个信号间相位同步的自动控制系统的环路叫做锁相环，也称PLL（Phase Locked Loop)。
最典型的锁相环由鉴相器（Phase Detector）,环路滤波器（Loop Filter）,压控振荡器（Voltage Controlled Oscillator）三部分组成，如图1所示。
图1 PLL功能框图其中，鉴相器相位比较作用，其输出电压反映两个输入信号间的相位差（与频率之差成线性关系）的大小。
该电路通过具有低通特性的环路滤波器后，建立起一个平均电压，作用于VCO的控制输入端，VCO的振荡频率则由其控制电压的大小决定，当控制电压=0时，对应的振荡频率称为VCO的固有频率。
整个环路根据负反馈的原理构成，鉴相器的输出电压总是朝着减小VCO振荡频率与输入信号之差的方向变化，直到VCO振荡频率与输入信号频率获得一致，当这种情况出现时，称VCO的频率锁定于输入信号的频率或简称锁定。
环路由失锁状态进入锁定状态的过程称为捕捉过程。
在捕捉过程中，VCO振荡频率逐渐趋同于输入信号频率的现象，称作频率牵引。
在频率牵引过程中，环路有能力自行锁定的最大输入信号频率范围称为捕捉频带或简称捕捉带，它是反映捕捉能力优劣的一个重要指标。
集成锁相环及其相关3
集成锁相环及其相关3集成锁相环及其相关(三)上面的几节课我们研究了电荷泵锁相环的动态特性。
也提到了由于不同的电路结构所导致的锁相环的VCO输出的相位抖动，在本课的开头我们首先讨论这些相位抖动对锁相环路的影响。
D.锁相环中的抖动现象d.1相位抖动，和抖动变化速率在很多应用中锁相环对抖动的响应都是非常重要的。
我们首先描述抖动的概念及抖动的变化率。
如下图所示，严格的周期性波形，x1（t），包含的过零点在时间轴上间隔相等。
现在考虑近似周期性的信号x2（t），其周期有微小的变化，使得过零点偏离了其理想位置。
我们说后者的波形存在相位抖动，分别画出这两个波形的总相位Φtot；和两个总相位的差：剩余相位Φex，我们可以看到，抖动表现为这个相位差值的随时间的变化。
在这里，我们忽略基频以上的各次谐波的分量，描述x1（t），和x2（t）我们可以写出：x1（t）＝A×cos（ωt）和x2（t）＝A×cos（ωt＋Φn（t））其中Φn（t）表示相位的抖动变化，Φn（t）也被称之为相位噪声。
在实际的应用中，抖动的变化速率也很重要。
考虑如下图所示的两个有抖动的波形。
第一个信号y1（t），表现为慢抖动特性，因为从一个周期到下一个周期，它的瞬间频率变化很慢。
第二个信号y2（t），表现出快抖动特性。
相位变化率的快慢可以从这两个波形的剩余相位曲线明显看出。
d.2锁相环输入信号和输出信号之间相位抖动的低通关系在实际的锁相环中，存在两种可能的相位抖动现象．输入信号自身的抖动、以及前面几节课中我们提到的VCO自身产生的抖动。
我们下面来研究每一种情况．假设输人和输出波形可表达为：xin（t）＝A×cos（ωt+Φin(t)）和xout（t）＝A×cos（ωt+Φout(t)）原来我们提到过电荷泵锁相环CPPLL的线性模型,推导出这个模型，的开环传递函数为：因为环路传递函数在原点处有两个极点，这种环又被称之为II类锁相环；原来的那种单极点的简单环路称之为I类环路。
集成锁相环简介
3 集成锁相环简介目前利用线性集成电路技术，可以方便，经济的把锁相环制成单片形式。
单片集成锁相环是将锁相环路的重要部件鉴相器，压控振荡器以及某些特殊的器件，集成在同一基片上。
3.1集成鉴相器鉴相器是锁相环路三个最基本的部件之一，用来比较输入信号与压控振荡器输出信号的瞬时相位，产生一个相应于两信号相位差的误差电压输出，在锁相环路中，他完成相位差---电压的变换作用。
在不同用途中，对鉴相器的要求主要有：1.鉴相特性形状；2.鉴相特性斜率和鉴相灵敏度；3.最高工作频率；4.对输入信号的泄露；5.鉴相器的门限；6.鉴相能力；鉴相器的具体线路很多，考虑到宜于集成化，单片集成鉴相器主要有：1.相乘鉴相器：包括双平衡差分模拟相乘器和电流比率（线性化）模拟相乘器等；2.门鉴相器：包括或门。
异或门，与非门，或非门和异或非门等；3.数字式鉴相器：包括触发器型鉴相器和电压器，电流型数字式鉴相器等。
门鉴相器随着数字锁相环的发展，现在的锁相环路中的鉴相器基本都是门电路或触发器电路实现的。
门电路常见的有或门和异或门；触发器有D触发器，RS触发器等。
现在的鉴相器均有鉴频鉴相功能，其鉴频鉴相特性如图3.1所示。
图3.1鉴频鉴相特性3.2是一个典型的鉴频鉴相电路3.2典型的鉴频鉴相电路数字鉴相器1是一个鉴频器-相器。
它有九个TTL与非门组成，2,3门和5,6门分别构成两个R-S触发器，上下两部分电路完全对称。
8门或9门输出宽带正比于两鉴相信号相差和频差的开关信号。
鉴相器2由两个TTL与非门10,11和一个反向器组成。
在环路中，它通常用于正交锁定或锁定指示器。
3.3集成压控振荡器压控振荡器的作用是完成电压与频率的变换，压控振荡器主要有以下一些指标：1.控制灵敏度：单位电压引起的频率变化量；2.线性度：输入控制电压与输出振荡频率的控制特性偏离直线的程度；3.线性范围:电压-频率控制保持线性的控制电压的范围；4.最大频偏：最大控制电压作用下的最大频偏量；5.最高工作频率；6.频率稳定度：振荡频率随各种因素（如环境温度。
集成电路锁相环及其应用电路设计.pptx
相位锁定。
wi
wo
wo
1
锁相环路基本组成方框图
第2页/共18页
压控振荡器
压控振荡器是一个电压-频率变换装置,在环路
中 作 为 被 控 振 荡 器 , 它 的 振 荡 频 率 应 随 输 入 控 制 电 ωV(t)
压 Uc(t) 线 性 地 变 化 （ 在 一 定 范 围 内 ） ， 可 用 线 性
without frequency
offset）.
8
固有振荡频率f第v9与页/共R181页,C1的关系
锁相环电路的应用
倍频：
i 鉴相器
i (t )
'
y
yn
环路 滤波器
分频器
÷ｎ
压控 y
振荡器 y (t )
wi
wy n
9
wy nwi
第10页/共18页
锁相环电பைடு நூலகம்的应用
分频：
i 鉴相器
i (t )
方程来表示
即
ωV(t)=ωV + KV Uc(t)
当Uc(t)=0时，VCO的固有振荡频率为ωV 。
ωV
Uc(t)
wi
wo
wo
2
锁相环路基本组成方框图
第3页/共18页
wi
wo
wo
锁相环路基本组成方框图
输入信号和输出信号的相位关系
系统的瞬时相差θe(t)=θ1(t)-θ2(t)
3
第4页/共18页
wi wo
VCO输出频率的高低由低通滤波器输出的平均电压Uc大小决定。VCO的输出 Uo接至相位比较器的一个输入端，外部输入信号Ui与来自VCO的输出信号Uo相 比较，经过相位比较器产生的误差输出电压Ud正比于Ui和Uo两个信号的相位差， 经过低通滤波器滤除高频分量后，得到一个平均值电压Uc。这个平均值电压Uc朝 着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信
锁相环原理及应用PLL
锁相环原理及应用PLL（Phaze Locked Loop）锁相环自1932年问世以来，其应用领域遍及频率相位跟踪控制的各个领域，如通信、雷达、航天、测量、电视、控制等。
随着集成技术的发展，其应用的重要性已成为从事检测、通信、控制工作人员非常重要的应用工具手段，成为电子设备中常用的一种基本部件。
鉴于上述情况，非常有必要学习和掌握这门技术。
它是什么器件有如此大的威力呢？锁相环：是一个闭环的相位控制系统，它跟踪输入信号的相位，并自动锁定。
实现对输入信号频率和相位的自动跟踪。
它跟踪固定频率的输入信号时无频差，跟踪信号的相位时（锁相控制）精度很高；跟踪信号的频率变化的输入信号时（收音机）精度也很高。
它对输入信号恰似一个窄带跟踪滤波器，能够跟踪淹没在噪声之中的微弱信号。
鉴于上述种种独特功能，它在电子设备中越来越广泛地被采用。
它的窄带跟踪滤波和低门限特性，使它成为从噪声中检测调频调相合调幅信号的最佳方法之一。
§1 锁相环工作原理一、组成：锁相环由三个基本部件组成：鉴相器（PD）、低通滤波器（LF）和压控振荡器（VCO）构成。
与相敏检测器的不同之处在于参考信号由输出的信号闭环形成。
1.鉴相器：是一个相位比较环节，它把输入信号与压控振荡器输出信号的相位进行比较，产生对应两信号相位差的误差电压。
是两信号相位差鉴相器特性可以是多种多样的，有正弦形、方波、三角形、锯齿形特性。
它的电路有各种形式，主要有两类：1）相乘器电路2）序列电路：它的输出电压是输入信号过零点与反馈电压过零点之间时间差的函数。
这类鉴相器的输出只与波形的边沿有关，适用于方波，通常用电路构成。
2.低通滤波器（环路）：具有低通特性，滤除中的变频成分和噪声，以保证环路要求的性能，增加环路的稳定性，产生对应的一个直流控制电压。
常用的环路滤波器有：RC积分滤波器、无源比例积分滤波器和有源比较积分滤波器3.VCO（Voltage Controlled Oscillator）：它是一个电压—频率转换器，由控制产生相应频率，使其频率朝着输入信号的频率靠拢，由于相位负反馈的作用直至消除频差实现环路锁定。
锁相环的电路组成、器件参数及工作原理
摘要：简单介绍了锁相环电路的基本概念及原理，以通用型集成锁相环4046为例主要介绍了锁相环的电路组成、器件参数及工作原理，并对COMS集成锁相环CC4046的应用做了简单研究。
关键词：锁相环鉴相器压控振荡器1 引言锁相环作为一种重要的功能电路在通信、导航、控制、仪器仪表等领域得到了广泛的应用。
20世纪70年代以后随着集成电路技术的飞速发展，出现了多种型号的集成锁相环产品，其中模拟式集成锁相环以NE/SE 560系列最为常用，COMS集成锁相环CD/CC4046最具代表性。
两者基本原理相同，区别在于前者的鉴相器由模拟电路组成，而后者由逻辑电路组成。
2 锁相环的基本概念所谓锁相，就是相位同步的自动控制。
完成两个信号间相位同步的自动控制系统的环路叫做锁相环，也称PLL（Phase Locked Loop)。
最典型的锁相环由鉴相器（Phase Detector）,环路滤波器（Loop Filter）,压控振荡器（Voltage Controlled Oscillator）三部分组成，如图1所示。
图1 PLL功能框图其中，鉴相器相位比较作用，其输出电压反映两个输入信号间的相位差（与频率之差成线性关系）的大小。
该电路通过具有低通特性的环路滤波器后，建立起一个平均电压，作用于VCO的控制输入端，VCO的振荡频率则由其控制电压的大小决定，当控制电压=0时，对应的振荡频率称为VCO的固有频率。
整个环路根据负反馈的原理构成，鉴相器的输出电压总是朝着减小VCO振荡频率与输入信号之差的方向变化，直到VCO振荡频率与输入信号频率获得一致，当这种情况出现时，称VCO的频率锁定于输入信号的频率或简称锁定。
环路由失锁状态进入锁定状态的过程称为捕捉过程。
在捕捉过程中，VCO振荡频率逐渐趋同于输入信号频率的现象，称作频率牵引。
在频率牵引过程中，环路有能力自行锁定的最大输入信号频率范围称为捕捉频带或简称捕捉带，它是反映捕捉能力优劣的一个重要指标。
第5章集成锁相环路
(5-19)
f 0.15 RT CT
(5-20)
《锁相技术》
第5章 集成锁相环路
选择不同的定时电容和电阻，可使工作频率覆盖 001Hz～1MHz以上。根据本电路的特殊设计，振荡频 率的近似计算式为
f 1 RT CT
(5-21)
《锁相技术》
第5章 集成锁相环路 《锁相技术》
《锁相技术》
第5章 集成锁相环路
《锁相技术》
图5-9 T4044数字式鉴频鉴相器电路
第5章 集成锁相环路
《锁相技术》
图5-10 T4044同频鉴相波形 (a)R与V同相；(b)R滞后V；(c)R超前V
第5章 集成锁相环路
ud
1.5 Udm
2
e
1.5
Kde
Kd
Udm
2
《锁相技术》
第5章 集成锁相环路
f
I0
gmuo
4GT (U2 U1) 2GT (U2 U1)
Kouc
式中gm为恒流源跨导；
Ko
gm 2GT (U2 U1)
(5-16) (5-17)
《锁相技术》
第5章 集成锁相环路
图5-19 积分-施密特触发型压控振荡器原理图 《锁相技术》
第5章 集成锁相环路
ud
(t)
2U RU1
kT
sine
(5-7)
q
《锁相技术》
第5章 集成锁相环路
还必须指出，在图5-1、图5-3所示的模拟乘法器中， 输入信号u1(t)和u2(t)正、负极性都可以，因此实现了四 个象限的工作。
图 5-4 示 出 了 国 产 模 拟 乘 法 器 F1496 ／ 1596(MC1496／1596)的实际线路。除用晶体管V7和V8 组成了差动放大器V3、V4的恒流源外，其它与图5-3完 全 相 同 。 最 高 工 作 频 率 达 10MHz ， 电 源 电 压 范 围 ±15V，载波泄漏低于-50dB，共模抑制比高达-85dB。
《集成锁相环路》课件
这是我们关于集成锁相环路的PPT课件，旨在分享这一领域的知识和最新进展。 我们将介绍锁相环路的概念、实现、应用以及未来的发展方向。
引言
研究目的和背景、锁相环路的概念和特点、集成锁相环路的优势。
集成锁相环路的实现
结构和原理
集成锁相环路的结构和工作原理。
元器件和设计流程
集成锁相环路中使用的元器件以及设计的步骤。
1 整体ቤተ መጻሕፍቲ ባይዱ价
对集成锁相环路的整体评价和重要性。
2 未来发展
针对集成锁相环路的发展方向和可能的创新。
参考资料
• 相关文献和研究成果 • 相关网站和期刊
关键技术
实现集成锁相环路所需的关键技术和方法。
集成锁相环路的应用
微波通信
集成锁相环路在微波通信中 的应用及其优势。
频率合成
集成锁相环路在频率合成中 的应用和效果。
高速数据传输
集成锁相环路在高速数据传 输中的重要作用和应用。
集成锁相环路的挑战与展望
• 问题和挑战 • 未来的发展方向和应用前景
总结
集成锁相环芯片Si4133的原理及应用
集成锁相环芯片Si4133的原理及应用频率合成技术是近代射频微波系统的主要信号源。
目前广泛采用的是数字式频率合成器，一般由晶体振荡器、分频器、鉴相器、滤波器和VCO(压控振荡器)等组成，将晶体振荡器输出的频率信号分频得到标准频率信号，然后与VCO输出的频率信号在鉴相器中进行相位比较，并产生环路锁定控制电压，该电压通过滤波器加到VCO上，便可对VCO输出的信号进行控制和校正，直到环路被锁定为止。
1锁相环频率合成芯片及工作原理Si4133为数字锁相式频率合成器芯片的基本模块框图如图1所示。
它包含3路PLL(锁相环路)。
每路PLL由PD(相位检测器)、LF(环路滤波器)、VCO和可编程分频器构成。
以1路PLL为例，简要介绍该芯片工作原理。
参考频率fin从XIN脚输人，通过放大器、R分频器后，得到频率fin／R；同时，这路VCO的输出频率fout经过一个N分频器后，得到频率fout／N；2个频率输人到PD进行相位比较，产生误差控制电压，该误差电压经过LF可得一误差信号的直流分量作为VCO的输入，用于调整VCO的输出信号频率，使VCO分频后的信号频率fout／N向fin／R近于相等，直至最后两者频率相等而相位同步实现锁定。
环路锁定时，PD的输人频差为0，即fin／R=fout／N，fout=Nfin ／R，可以通过改变输出信号的分频系数N和参考信号的分频系数R来改变输出信号的频率。
该芯片3路PLL的VCO的中心频率由外部电感决定，PLL可在VCO中心频率±5％范围内调节输出频率。
3路PLL中2路用来进行射频输出；这2路射频PLL是时分复用的，即在一个给定时间内只有1路PLL起作用。
每路射频PLL工作时，其射频输出频率可在VCO的中心频率内调节，所以通过给相应的N分频器进行简单编程就可达到对射频输出进行控制，从而工作在2个独立的频段。
2个射频VCO中心频率最优化设置分别在947MHz和1.72GHz 之间以及在789MHz和1.429GHz之间。
锁相环集成电路原理及应用
- 3-
●新特器件应用
锁相环集成电路 N E/ S E564 原理及应用
中船总公司 723 研究所 汪立森 丁俭
摘要 : 本文介绍锁相环集成电路 N E/ SE564 的内部结构 、引脚 、电路特性 、技术参 数 ,给出 12 倍频锁相倍频器的实用电路 。 关键词 :锁相环 锁相倍频
陈功富 、徐达山主编《新编世界集成电路 大全》 黑龙江人民出版社. 编者注 :
作者地址 :江苏省扬州市 204 信箱 邮政编码 :225001
图 2 12 倍频锁相倍频器 © 1995-2004 Tsinghua Tongfang Optical Disc Co., Ltd. All rights reserved.
N E/ S E564 为双列直插 16 脚封装 , 按 使用温度范围不同 , 分为 N E564 和 S E564 , 其管脚定义见表 1 。图 1 为其内部等效电路 框图 。N E564/ S E564 是一个多功能 、高性 能 、可工作至 50M Hz 的锁相环电路 , 它由压
图 1 N E/ S E564 方框图
1 、概述
锁相环在频率合成技术中占有重要的地 位 ,利用锁相技术 ,可以产生高稳定度的频率 信号 ,在相位相关的脉冲宽度的测量 、信息的 远距离通讯 、调制解调等领域 ,利用单片锁相 环 ,可以在不增加成本的前提下 ,大大提高信 号质量和传输可靠性 。
N E/ S E564 单片锁相环只需 + 5V 工作 电压 , T TL 电平输入和输出 , 片内压控振荡 器最高振荡频率为 50M Hz ,片外环路增益控 制 。主要应用于高速调制解调 、F S K 接收和 发送 、频率合成 、信号发生器等场合 。
集成锁相环及其相关2
集成锁相环及其相关(二)C.电荷泵锁相环特性研究c.1 基本的电荷泵锁相环（CPPLL）的动态特性上一节课我们后面讲述了一种比之简单类型锁相环，具有更大捕获带宽的锁相环------电荷泵锁相环，我们给出了它的原理图：图中所示电路，包括两个D触发器和一个2输入与门，以及恒流源I1，I2和MOSFET开关S1和S2构成的构成的鉴频/鉴相器（PFD），它使用电容CP作为输出滤波和积分电容。
在这里简单重述一下，CPPLL的工作原理，关于上面电路PFD 的“输出－相位”特性请参考下图，由图可以得到这样一个结论：l 当输入参考信号的相位和VCO的输出信号的相位的差∆Φ为正的连续增长时（也即当输入信号频率大于VCO输出信号频率时），Vout>0,此时的Vout的直流分量>0；l 当输入参考信号的相位和VCO的输出信号的相位的差∆Φ为正的连续负增长时（也即当输入信号频率小于VCO输出信号频率时），Vout<0,此时的Vout的直流分量<0；利用上面的这两点就可以得出当参考输入信号Vin(ωin，Φin) 和VCO输出信号Vvco(ωvco，Φvco)有以下关系：当ωin>ωvco时Vout>0；当ωin<ωvco时Vout<0；当ωin=ωvco，Φin>Φout时Vout>0；当ωin=ωvco，Φin<Φout时Vout<0；当环路开始工作时，输入参照频率和VCO的输出频率可以相差很远，PFD和电荷泵改变控制电压使的VCO的输出频率接近输入的参考频率。
当输人和输出频率足够接近时，PFD就成为单纯的鉴相器，进行相位判别和锁定。
当相位差降到零并且电荷泵保持相对的空闲时环路就锁定了。
为分析电荷泵锁相环的动态特性，我们必须给PFD和电荷泵以及低通滤波器这一部分的电路建立一个线性的模型从而得到他们的传输函数。
下面给出两幅图，后面一幅图中的两个波形的相位差是第一幅图中两个波形相位差的两倍，在这里我们观察两个不同相差在同一个积分电容CP上的波形：可以看到后面一幅图的Vout波形的平直部分比前一幅图的同一位置的幅度高一倍。
第五章集成锁相环路与集成频率合成器
1(t)
2(t)]
1 2
KmUiUo
sin
sin[1(t)
2 (t )]
•
再经过低通滤波器(LPF)滤除2ωo成分之后,得
到误差电压
ud
(t)
1 2
KmUiUo
sin[1(t)
2 (t )]
1 2
KmUiUo
(1-16)
为鉴相器的最大输出电压,则
ud (t) Ud sine (t)
(1-17)
要指标。一个是环路的捕获带Δωp,即环路能通过捕获 过程而进入同步状态所允许的最大固有频差
• ｜Δωo｜max 。若Δωo>Δωp,环路就不能通过捕获进 入同步状态。故
p o max
(1-14)
•
另一个指标是捕获时间Tp,它是环路由起始时刻
t0到进入同步状态的时刻ta之间的时*间间隔,即
•
Tp ta to
de (t)
dt
e (t)
1(t)
o
di (t)
dt
d2 (t )
dt
(1-11)
图1-2 输入信号和输出信号的相位关系
•
捕获过程
•
从输入信号加到锁相环路的输入端开始,一直到
环路达到锁定的全过程,称为捕获过程。一般情况,输入
信号频率ωi与被控振荡器自由振荡频率ωo不同,即两者 之差Δωo≠0。若没有相位跟踪系统的作用,两信号之*间 相差
若作为环路滤波器：
其中 AF
2
1
2
F (S) ，
s1
2
s1
12
为一个极点一个零点的多项式
3. 有源RC比例积分（或RC理想积分）滤波器
电压传输系数为：
集成锁相环及其应用
集成锁相环及其应用电路功能是：实现相位锁定和相位掌握—实现无频差的相位跟踪和频率跟踪。
是一种消退频率误差的由相位反馈掌握的闭环系统。
锁相环有模拟和数字锁相环，还有全数字锁相环，可以是硬件锁相环，也可以用软件实现。
一、锁相环的电路结构和工作原理锁相环电路框图如图所示：它的主要思路是如何利用相位误差实现无频差的频率跟踪。
其原理用下图的旋转矢量加以说明。
旋转矢量和分别是鉴相器的两个输入信号、。
它们的瞬时角速度和瞬时角位移为：，和，只有当两个旋转矢量以相同的角速度旋转时(即)，两者之间的相位差才能保持某定值。
该定值相位经鉴相器后变换成对应的直流电压，去掌握VCO的振荡角频率，使其稳定地振荡在与输入参考信号相同的角频率上。
这种状况称之为相位锁定。
反之，两者角频率不等，相位差不恒定，称为失锁。
如，则比旋转得慢些，瞬时相位差将随时间增大，此时鉴相器产生的误差电压也相应变化。
该误差电压经环路滤波器，去掌握压控振荡器的频率，使其增大，因而瞬时相位差也将减小。
经过不断地循环，矢量的旋转角速度渐渐加快，直到与旋转角速度相同，这时环路再次锁定，瞬时相位差为恒值。
1. 鉴相器分析令鉴相器的两个输入电压为单一的正弦，且频率不等。
则两个信号与压控振荡器未加掌握电压时的相位差为：，则：如用模拟乘法器组成乘积型鉴相器时，其鉴相器的输出误差电压为：，其中是鉴相器增益，为常数。
2. 环路滤波器它是一个低通滤波器，滤除干扰和其它频率重量，提高信噪比。
设环路滤波器的传递函数为：s用微分因子代入后：，3. 压控振荡器在肯定的掌握电压下，VCO的振荡角频率与其掌握电压有线性关系：所以压控振荡器的输出信号相位：并得：可见：VCO的振荡角频率与掌握电压成线性关系，其瞬时相位变化与却是积分关系。
因此，对锁相环讲，VCO被看成一个积分器。
当积分算子表示后，式子有：，由上面所确定的各部分模型，可得锁相环路的相位模型和统一方程：，该式两边微分得：，该式称为基本环路方程。
锁相环_精品文档
锁相环锁相环，又称为锁相放大器或者锁相放大器，是一种基于反馈机制的控制系统，用于稳定和锁定两个信号的相位差。
锁相环的原理可以在许多领域中得到应用，包括通信、电子仪器、雷达等。
锁相环工作原理锁相环的核心原理是采用一个反馈环来纠正输入信号的相位差。
一般来说，锁相环由三个主要部分组成：相位比较器、低通滤波器和可变频率振荡器。
首先，锁相环将输入信号和参考信号通过相位比较器进行比较，产生一个误差信号。
相位比较器会计算两个信号之间的相位差，并且生成一个电压或电流信号，表示这个相位差。
如果输入信号和参考信号的相位差为零，那么相位比较器输出的误差信号也将为零。
接着，误差信号通过低通滤波器进行滤波处理，去除高频噪声和杂散信号。
低通滤波器可以使锁相环对于高频噪声具有良好的抑制能力，提高系统的稳定性和抗干扰性。
最后，滤波后的误差信号被送往可变频率振荡器，控制其输出的频率和相位。
可变频率振荡器会根据误差信号的大小和方向来调整输出信号的频率和相位，以减小相位差。
如果误差信号为正，则输出频率增加；如果误差信号为负，则输出频率减小。
通过不断调整输出频率和相位，锁相环可以将输入信号和参考信号的相位差保持在一个可接受的范围内。
应用领域锁相环在通信领域中有广泛的应用。
在通信系统中，锁相环可以用来确保发送和接收的信号保持同步。
例如，在无线通信中，锁相环可以用来抑制多径干扰和载波漂移，提高通信质量和稳定性。
另外，锁相环还可以用于时钟恢复和数据捕获等方面。
除了通信领域外，锁相环在电子仪器和雷达等领域也有重要的应用。
在电子仪器中，锁相环可以用来稳定和控制仪器的频率和相位。
例如，在频谱分析仪和信号发生器中，锁相环可以确保仪器输出的信号具有准确的频率和相位信息。
在雷达系统中，锁相环可以用来实现目标检测和跟踪。
通过锁相环，雷达可以准确地测量目标和干扰源之间的相对相位差，从而提高雷达测量的精度和可靠性。
总结锁相环是一种基于反馈机制的控制系统，用于稳定和锁定两个信号的相位差。
锁相环
MC145146－1
MC145146－1是一块20脚陶瓷或塑料封装的,由四位总线输入、锁存器选通 和地址线编程的大规模单片集成锁相双模频率合成器,图8―41给出了它的方 框图。
7 OSCin 8 OSCo ut L5 D0 D1 D2 D3 A2 A1 A0 ST 2 1 20 10 11 10 9 12 1 2位÷R计数器 18 fR
在一定范围内ω o与 uc(t) 几乎成线性关系 有：ω =ωr +Aouc(t)
o
A0为VCO的压控灵敏度。
P=d/dt为微分算子
锁相环的相位模型及环路方程
锁相环的相位模型
1 e (t ) i (t ) o (t ) i (t ) Ad Ao AF ( p) sin e (t ) p
应用之四：彩色电视色副载波的提取
原理框图
工作原理
在彩色电视中，为了重现彩色，接收端必须要有与
发送端完全相同的色副载波。而其中的色同步信号 是其产生的基准。图中利用锁相环使VCO产生的色 副载波，根据锁相环的工作特点，该信号的频率和 相位受输入端色同步信号的控制。
应用之五：锁相接收机
原理框图
工作原理 通过锁相环VCO产生本振频率，实现对输入信号
ud(t)=Ad sinΦe(t)其中Φe(t)=Φi(t)-Φo(t)
3. 乘积型鉴相器具有正弦规律的鉴相特性。
环路滤波器的电路模型
常见环路滤波器的形式
环路滤波器电路模型
微分方程 ： uc(t)=AF(p)ud(t)
其中，AF(p)为传递函数。
压控振荡器的电路模型
压控振荡器的特性可用调频特性来表示 压控振荡器的电路模型
锁定后没有频差
环路锁定后，输出信号与输入信号频率相等，没有剩余 频差（有微小固定相差）
实验六：集成锁相环应用实验
UCC （+5V）
2.基本命题
①VCO特性的测量 测从试0V电～路5V见变图化2，，测间V隔C1OV的，fo对～应Uc测关系量，VCUOC 的输出频率，列表记录并绘成曲线。
a：R2＝10KΩ的情况。
电源电压为5V，控制电用另外一路电源
产生，用频率计测出相应的频率即可。
b：若此时给控制端输入50KHz（可适当调
③用CD4046锁相环构成10倍频电路 测量电路见图1，加上分频器（10分 频）。
调整参考信号频率，使其环路处于锁 定的三点状 振的态 荡.频波测率形量f并c参，记考分录信频。号器频输率出ffAB、，V观C察O
测量10倍频时的同步带，与锁相环路 的同步 带作比较。
。
锁定时无剩余频差 良好的窄带滤波特性
PD
LF
VCO
fr
Ud
环路
Uc
压控
fo
鉴相器
滤波器
振荡器
fo'
N
图6 锁相频率合成组成框图
图：锁相频率合成原理
图. CD4046原理图如下：
14 3
分频器
4
6
定时电容
7
V
C
R1 11
12
O
R2 5
PDI PDII
2 13
1 R3
9
源极
10
跟随器
齐纳二极管 15
试验任务与要求
实验目的
➢ 了解锁相环路的工作原理，电路组成及性能特点； ➢ 掌握锁相环路及其部件性能指标的测试方法； ➢ 掌握集成锁相环的基本应用。
实验仪器
高频信号发生器 QF1055A 一台;
超高频毫伏表 DA22A 一台;
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集成锁相环及其相关(三)上面的几节课我们研究了电荷泵锁相环的动态特性。
也提到了由于不同的电路结构所导致的锁相环的VCO输出的相位抖动，在本课的开头我们首先讨论这些相位抖动对锁相环路的影响。
D.锁相环中的抖动现象d.1相位抖动，和抖动变化速率在很多应用中锁相环对抖动的响应都是非常重要的。
我们首先描述抖动的概念及抖动的变化率。
如下图所示，严格的周期性波形，x1（t），包含的过零点在时间轴上间隔相等。
现在考虑近似周期性的信号x2（t），其周期有微小的变化，使得过零点偏离了其理想位置。
我们说后者的波形存在相位抖动，分别画出这两个波形的总相位Φtot；和两个总相位的差：剩余相位Φex，我们可以看到，抖动表现为这个相位差值的随时间的变化。
在这里，我们忽略基频以上的各次谐波的分量，描述x1（t），和x2（t）我们可以写出：x1（t）＝A×cos（ωt）和x2（t）＝A×cos（ωt＋Φn（t））其中Φn（t）表示相位的抖动变化，Φn（t）也被称之为相位噪声。
在实际的应用中，抖动的变化速率也很重要。
考虑如下图所示的两个有抖动的波形。
第一个信号y1（t），表现为慢抖动特性，因为从一个周期到下一个周期，它的瞬间频率变化很慢。
第二个信号y2（t），表现出快抖动特性。
相位变化率的快慢可以从这两个波形的剩余相位曲线明显看出。
d.2锁相环输入信号和输出信号之间相位抖动的低通关系在实际的锁相环中，存在两种可能的相位抖动现象．输入信号自身的抖动、以及前面几节课中我们提到的VCO自身产生的抖动。
我们下面来研究每一种情况．假设输人和输出波形可表达为：xin（t）＝A×cos（ωt+Φin(t)）和xout（t）＝A×cos（ωt+Φout(t)）原来我们提到过电荷泵锁相环CPPLL的线性模型,推导出这个模型，的开环传递函数为：因为环路传递函数在原点处有两个极点，这种环又被称之为II类锁相环；原来的那种单极点的简单环路称之为I类环路。
简单的I型和II型锁相环的传输函数都具有低通特性，如果Φin（t）变化很快，那么Φout（t）不能完全跟上变化。
也就是说: l 输人的慢抖动可以传递和影响到到VCO的输出的相位抖动；l 而较为快速的抖动却衰减了，而不会影响到VCO的输出抖动因此我们可以说，锁相环对Φin（t）具有低通滤波作用。
参见下图：d.3锁相环VCO固有抖动和输出信号之间相位抖动的高通关系然后我们假设输人波形是严格周期性的,但假设VCO本身存在固有的相位抖动情况。
我们将这种抖动看成是随机相位变化，我们构造了如下图所示的模型：（上图对应于下图所示的电荷泵锁相环：）假设其中输入的剩余相位为零（即，x1（t）＝A×cos（ωt））并且在VCO的输出中增加了一个随机分量Φvco来表示其相位的抖动。
我们不经推导得出对于II型锁相环，从Φvco到Φout的传输函数等于：上式具有高通的特性，显示由VCO所产生的慢抖动分量被抑制了，而快抖动分量没有被抑制。
参考下图可以理解这一点：如果Φvco（t）变化非常缓慢（例如，VCO振荡频率随着温度的飘移），那么它与Φin＝0的信号（也就是完全的周期性信号）比较会产生一个缓慢变化的相位误差信号，它传输经过LPF的滤波，然后去调节VCO的振荡频率，从而可以抵消VCO的变化。
另一方面如果VCO的变化非常快（例如，VCO受到电路中较高频率噪声对它的振荡频率的调制作用）那么由鉴相器输出的相位误差信号将被环路的低通作用（环路的极点）严重衰减，导致相位误差无法传递到Vcont中，从而使得VCO无法对相位的快速变化作出正确的修正。
导致如上图所示的Φout（t）/Φvco（t）相对于Φvco（t）变化速率的高通效应。
上面从概念上总结了锁相环对输人抖动和VCO抖动的响应。
在实际的应用中其中的一种或者两种抖动都是必须要考虑的，具体的情况与实际的应用环境有关，要求设计人员对对环路带宽进行适当的优化和电路构型的适当选择。
E 延迟锁相环在目前的高速数字电路系统应用中比较常用的有一种称之为：延迟锁相环DLL的锁相环路。
e.1延迟锁相环简介如下图所示：我们假设在一个数字电路中需要四个时钟相位，相邻时钟沿之间的延迟必须准确地间隔为∆T＝1ns。
那么如何产生满足上述相位要求的时钟信号呢？首先我们可以简化的考虑使用一种两级差动环路振荡器来产生四个相位（这里要指出的是在实际的CMOS集成电路中，这种简单的两级CMOS环路是不能够起振的）。
在实际的应用中，我们必须保证在不同的工艺条件和温度变化的情况下，都具有稳定的∆T＝1ns，这就要求振荡器必须锁定在250 MHz（/ns）的参考时钟下，使得输出时钟的周期正好等于 4 ns，原理如下，Vcont控制和调整两个差动放大器输出延迟，使得每个单级差动放大器的延迟等于2ns，此时两级放大起的输出延迟为4ns，即250MHz。
这种电路的结构较为复杂，同时两个差动放大器的最小延迟不可能作的非常小，为此需要考虑其他的方法。
利用简单门电路的延迟效应，可以提出产生这些所需时钟的另外一个方法：由上图，使输人时钟经过四级门电路构成的串联延迟电路。
但是这种方法不能够产生精确的时钟沿间隔，因为每一级门电路的延迟时间会随工艺和温度而变化，因此在有严格的定时要求的电路中是不能直接使用这种电路的。
这里再给出另外的一种的电路，如下图所示：其中CKin和CK4之间的相位差用一个鉴相器来检测产生与Ckin和CK4之间相位差成比例的平均控制电压Vcont，通过这个负反馈电压的来调节每一个门级的延时。
对于大的环路增益，CKin和CK4之间的相位差很小，即这四级电路将时钟几乎准确地延时了一个周期，从而建立了准确的时钟沿间隔。
这种电路结构被称为延迟锁相环。
这是由于它采用了一个电压控制延迟线（VCDL）电路而不是一个真正的VCO。
实际的电路中为获得无穷大的环路增益，需要在PD和LPF之间插人电荷泵。
每级延时电路可以根据下图所示的环形振荡器的变种电路来设计。
e.2延迟锁相环DLL与传统锁相环电路PLL的比较l 首先，延迟线与振荡器相比受噪声影响小；这是因为，波形中被噪声破坏的过零点在延迟线的末端就被多级延迟门电路整形而消失了，而在振荡器电路中，由于振荡器自身的正反馈，必然会导致这个被噪声破坏的过零点再次循环到这个振荡器的反馈输入端，从而产生因而产生更多连锁过零点的损坏。
l VCDL的相应函数的简单导致，稳定性的提高；如下图所示的VCDL电路中控制电压的变化能迅速改变延迟时间，也就是说，传输函数Φout（s）/Vcont（s）简单地等于VCDL的增益Kvcdl。
因此，上面图中的反馈系统与LPF的阶数相同，但其稳定性和稳定速度等重要问题比PLL的要减轻许多。
下面我们给出如下图所示的DLL的闭环传输函数：也就是上节课我们给出的那种接近于实际电路的CPPLL电路中的VCO部分我们更换为一个压控延迟线VCDL。
它的传递函数我们不经证明的给出：需要注意的一点是，在实际的应用中因为整个环路在原点处只有一个极点，因此可以不需要电阻Rp。
e.3延迟锁相环DLL的缺点l 首先DLL主要的缺点是不能产生可变的输出频率。
我们在后面的关于锁相环路应用的课程中会研究PLL的频率合成功能，将会讲述这一点。
l 其次DLL可能还有锁定延迟时间不确定性的缺点。
也就是说，如原来图中四级电路所示电路的总延时从低于Tin的值变化到高于2Tin的值时，延迟锁相环可能会把CKin 到CK4的延时锁定在Tin或2Tin。
如果要求DLL电路必须提供十分准确的时钟沿间隔，则这种不确定性是很有问题的，因为相邻时钟沿的时间间隔可能被定在2Tin／4而不是Tin／4。
在这种情况下，需要通过附加电路来避免这种不确定性。
l 另外，每级延迟电路与其负载之间的不匹配也会导致时钟沿间隔的误差。
在实际的电路中往往使用大输出电流的大尺寸的输出器件和仔细的版图设计来避免或者减轻这一情况。
F锁相环和延迟环的应用锁相电路的实际应用例子包括内存控制电路、微处理时钟电路，硬盘信号还原驱动电路、射频载频和本振的合成电路，光纤和网络通讯电路的时钟还原电路等等。
我们前面介绍的理想的和简单的，在环路内部没有附加其他器件的锁相环的输入参考信号的频率和相位与VCO或者VCDL的输出相位完全相等。
对于纯粹的数字电路，这样的PLL或者DLL和一根直联的导线从效果上讲是没有任何区别的。
因为两者都可以保证Vin 和Vout的相位和频率完全一致，因此我们必须举例说明PLL和DLL 在实际集成电路系统中的重要性！f.0锁相环倍频在模拟特别是高频电路中，通常有两种方法来或者不同频率的，高精度的频率信号1. 使用选频放大器从包含丰富的非线性输出分量的基频振荡器，比如晶体振荡器中选出3，5，7….或者2，4，….次谐波的方式来获得基频的2，3，4，5…倍的频率信号。
（图）2. 两个或者数个精确频率通过非线性的混频器获得他们的差频或者和频，或者他们的谐波的差频和和频。
但是从后面大家可以看到这两种方法存在很多的局限性，例如谐波分量太多，多个精细的频率间隔不容易获得，等等问题，而采用PLL的频率发生电路却非常容易搞定这些问题，它并且通过这两种方法的结合可以获得满足各种要求的频率源。
简单的M倍频器请参考下面的电路图：这里的“除M”表示一个分频比为M的数字分频器，普通的由一个定周期的计数器就可以实现，由前面讲述的原理可以知道，当锁相环锁定后有：fin＝fd，而fd＝fout/M因此可以得到：fout＝M×fin；理论上通过这个电路可以获得fin的任意倍频，但是实际的电路当中M的数值会影响锁相环的各个特性，因此有一定的限制。
这个电路的变种可以实现多种多样的倍频电路，包括小数倍频等等。
PLL的倍频电路主要应用于各种系统的频率合成电路中，在后面的课程里我们会讲述更数字化的，和可以获得更精密输出的DDS 合成器。
f.1一个处理器系统中pll的应用这里我们首先以一个实际的32位嵌入处理器系统为例，说明锁相环路在处理器内存时钟分配，和PCI时钟分配电路中的应用：f1.1 结构简介这里我们考虑第二代的使用G2 core的PPC处理器，MOTOROLA公司的MPC82XX系列处理器，这些处理器内部包括：1. 一个PPC G2的core，内部包含一个提供系统时钟的时钟合成PLL单元；用以产生CORE运行所需的几百M的时钟和SDRAM运行所需的几十到一百多M时钟以及各种定时信号。
通过对处理器相应的CORE PLL 配置寄存器的配置可以实现对输入的SYSTEM CLK或者PCI CLK时钟的N，或者N.5（N为整数）的倍频。
2. 各种的外设模块，包括通用串行口、SPI接口、I2C接口、DMA控制器、内存控制器、以及用于SDRAM时钟还原的一个0延迟DLL等等。