数字电路基础d0603可编程逻辑阵列

6.3可编程逻辑阵列

可编程逻辑阵列(Programmable Logic Array ，PLA)是指PLD 器件内部的与阵列和或阵 列都可以编程。根据逻辑函数的最简与或式，PLA 中的与阵列经编程产生所需的全部与项 (与项的数量远远小于最小项的数目)，PLA 中的或阵列经编程完成相应与项间的或运算并产 生输出。

PLA 的存储单元结构和PROM 、UVEPROM 中的存储单元一样，编程的方法和原理也相同。

[例6-3-1] 用PLA 实现4位二进制码到格雷码的转换。

解：4位二进制码转换到格雷码的真值表如表6-1-3所示。利用卡诺图化简，得到最简与或式：

010101

21212

32323

3B B B B G B B B B G B B B B G B G +=+=+==

式中共有7个与项，画出PLA 的阵列结构如图6-3-l

用ROM实现4位二进制码到格雷码的转换时，ROM 的输入地址和存储的信息之间有着一一对应的关系。给出一个地址，就能选中一个字，并读出一个字长的信息。它的与阵列必须是产生2n个输出的译码器。利用PLA实现组合逻辑时，把逻辑表达式写成最简与一或式，与阵列的内容不是固定的，而是根据与项的多少来决定，与顶的个数＜2n，利用PlA实现组合逻辑时，可以减小芯片面积，提高芯片的利用率。

PLA不仅可以实现组合逻辑，在与阵列和或阵列的基础上增加触发器，还可以构成时序PLA器件。其设计方法同第五章介绍的时序电路设计方法。下面举例说明。

[例6-3-2] 用PLA实现串行全加器。

解：全加器的真值表如表6-3-1表6-3-1所示。

A、B为两个由低向高串行输入的二进制数，Ci-l为进位数，Ci为向高位的进位数，S 为和数、串行输出。可求出输出函数的表达式

1 1

1 1

1

1

-

-

--

-

-

+

+

=

+ +

+

=

i

i

i

i i

i

i

AC

BC

AB

C

ABC C

B

A

C

B

A

C

B

A

S

十A豆己二十ABCh

由于Ci是向高一位的进位数，需要等到高一位数采到后，才和它们相加，C要通过延时单元。故选用D触发器，使D＝Ci，Q＝Ci-1。CP与A、B的串行移位同步。

PLA的阵列结构如图6-3-2所示

电路的功能越复杂，采用PLA设计的优点越明显。但由于PLA是PLD的早期产品(20世纪70年代中期推出)，缺少高质量的支撑软件，没有编程工具，器件价格较高，所以PLA没

有像PAL和GAL那样得到广泛的应用。