实验六 序列信号发生器及序列信号检测器的设计1

实验六、序列信号发生器与序列信号检测器的设计

一、实验目的

1、掌握序列发生器和检测器的工作原理；

2、初步学会用状态机进行数字系统设计。

二、实验要求

1、基本要求

1)设计一个“10001110”序列发生器；

2)设计一个“10001110”序列的检测器。

2、扩展要求

1）设计一个序列发生器，将8 位待发生序列数据由外部控制输入进行预置，从而可随时改变输出序列数据。

2）将8 位待检测预置数由按键作为外部输入，从而可随时改变检测密码。写出该检测器的VHDL 代码，并进行编译下载测试。

3）如果待检测预置数以右移方式进入序列检测器，写出该检测器的VHDL 代码(两进程符号化有限状态机)。

三、实验原理

1、序列发生器原理

在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，产生序列信号的电路称为序列信号发生器。

本实验要求产生一串序列“10001110”。该电路可由计数器与数据选择器构成，其结构图如图6－1所示，其中的锁存输出的功能是为了消除序列产生时可能出现的毛刺现象：

图6－1 序列发生器结构图

2、序列检测器的基本工作过程：

序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，在数字通信中有着广泛的应用。当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。状态图如图6－2所示：

图6－2 序列检测器状态图

3、利用状态机设计序列检测器的基本思想

在状态连续变化的数字系统设计中，采用状态机的设计思想有利于提高设计效率，增加程序的可读性，减少错误的发生几率。同时，状态机的设计方法也是数字系统中一种最常用的设计方法。一般来说，标准状态机可以分为摩尔（Moore）机和米立（Mealy）机两种。在摩尔机中，其输出仅仅是当前状态值的函数，并且仅在时钟上升沿到来时才发生变化。米立机的输出则是当前状态值、当前输出值和当前输入值的函数。本实验要从一串二进制码中检测出一个已预置的8位二进制码10001110，每增加一位二进制码相当于增加一个状态，再加上一个初始态，用9个状态可以实现。其状态机如图6－3所示。

图6－38位二进制码10001110的检测状态机

注意：此图作为参考，检测不同的二进制码其过程不同！

四、实验步骤

1、建立一个工程项目，路径如：D:\20050837\sixth，项目名和顶层实体名为serial；

2、设计一个“10001110”的序列发生器，并进行编译仿真与下载测试；

3、根据图6-3状态转换图设计一个“10001110”的序列检测器。并进行编译仿真与下载测试；

五、参考程序

1、“10001110”序列发生器

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

USE IEEE.STD_LOGIC_ARITH.ALL；

USE IEEE.STD_LOGIC_UNSIGNED.ALL；

ENTITY SENQGEN IS

PORT(CLK，CLR，CLOCK：IN STD_LOGIC；

YOUT：OUT STD_LOGIC)；

END SENQGEN；

ARCHITECTURE ART OF SENQGEN IS

SIGNAL COUNT：STD_LOGIC_VECTOR(2 DOWNTO 0)；

SIGNAL Y：STD_LOGIC :=‘0’；

BEGIN

PROCESS(CLK,CLR)

BEGIN

IF(CLR=‘1’)THEN COUNT<="000"；

ELSIF(CLK=‘1’AND CLK'EVENT)THEN

COUNT<=COUNT +‘1’；

END IF；

END PROCESS；

PROCESS(COUNT)

BEGIN

CASE COUNT IS

WHEN "000"=>Y<=‘1’；

WHEN “001”=>Y<=‘0’；

WHEN "010"=>Y<=‘0’；

WHEN "011"=>Y<=‘0’；

WHEN "100"=>Y<=‘1’；

WHEN "101"=>Y<=‘1’；

WHEN “110”=>Y<=‘1’；

WHEN “111”=>Y<=‘0’；

WHEN OTHERS=>Y<=‘-’；

END CASE；

END PROCESS；

PROCESS(CLOCK，Y)

BEGIN --消除毛刺的锁存器IF(CLOCK'EVENT AND CLOCK=‘1’)THEN

YOUT<=Y；

END IF；

END PROCESS；

END ART；

2、“10001110”序列信号检测器的VHDL描述

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

ENTITY DETECT IS

PORT( DIN，RST, CLK：IN STD_LOGIC；

Q：OUT STD_LOGICVECTOR(3 DOWNTO 0))；

END DETECT；

ARCHITECTURE ART OF DETECT IS

TYPE STATETYPE IS(ST0，ST1，ST2，ST3，ST4，ST5，ST6，ST7，ST8)；SIGNAL P_STATE: STATETYPE

BEGIN

PROCESS(CLK)

BEGIN

IF RST = '1' THEN P_STA TE<=ST0;

ELSIF CLK'EVENT AND CLK='1' THEN

CASE P_STATE IS

WHEN ST0=>

IF DIN=‘1’ THEN P_STATE<=ST1；

ELSE P_STATE<=ST0；END IF；

WHEN ST1=>

IF DIN=‘0’ THEN P_STA TE<=ST2；

ELSE P_STATE<=ST1；END IF；

WHEN ST2=>

IF DIN=‘0’THEN P_STA TE：=ST3；

ELSE P_STATE<=ST1；END IF；

WHEN ST3=>

IF DIN=‘0’THEN P_STA TE<=ST4；

ELSE P_STATE<=ST1；END IF；

WHEN ST4=>

IF DIN=‘1’THEN P_STA TE<=ST5；

ELSE P_STATE<=ST0；END IF；

WHEN ST5=>

IF DIN=‘1’THEN P_STA TE<=ST6；

ELSE P_STATE<=ST2；END IF；

WHEN ST6=>

IF DI N=‘1’THEN P_STA TE<=ST7；

ELSE P_STATE<=ST2；END IF；

WHEN ST7=>

IF DIN=‘0’THEN P_STA TE<=ST8；

ELSE P_STATE<=ST1；END IF；

WHEN ST8=>

IF DIN=‘1’THEN P_STA TE<=ST1；

ELSE P_STATE<=ST0；END IF；

END CASE；

END PROCESS；

END IF;

Q<="1010" WHEN P_STA TE=ST8 ELSE "1011";--序列数检测正确，输出“A”

--序列数检测错误，输出“B”END ART；